DE2702581C2

DE2702581C2 - Method and circuit arrangements for frequency detection

Info

Publication number: DE2702581C2
Application number: DE19772702581
Authority: DE
Inventors: Klaus Dipl.-Ing. 8500 Nürnberg Kirschner; Jörg Dr. 8501 Heroldsberg Robra; Luitfried Dipl.-Ing. 8501 Altenberg Schmidt
Original assignee: Te Ka De Felten & Guilleaume Fernmeldeanlagen 8500 Nuernberg De GmbH; Te Ka De Felten & Guilleaume Fernmeldeanlagen 8500 Nuernberg GmbH
Current assignee: Felten and Guilleaume Fernmeldeanlagen GmbH
Priority date: 1977-01-22
Filing date: 1977-01-22
Publication date: 1982-10-28
Also published as: FR2378285A1; FR2378285B1; DE2702581A1

Description

1. Durch zwei Tastimpulsfolgen, die gegeneinander um 180 Grad phasenverschoben sind und die die Impulsfolgefrequenz fo haben, werden zwei Folgen binärer Abtastwerte erzeugt1. Two sequences of binary sampled values are generated by two strobe pulse trains which are phase-shifted by 180 degrees with respect to one another and which have the pulse train frequency fo

2. Die Frequenz der Wechselspannung gilt nur dann als halbe Tastfrequenz fo erkannt wenn während des Erkennungsvorganges der Fall eintritt, daß in einer der Folgen binärer Abtastwerte eine n-gliedrige alternierende Teilfolge auftritt.2. The frequency of the alternating voltage is only recognized as half the sampling frequency fo if the case occurs during the recognition process that an n-element alternating partial sequence occurs in one of the sequences of binary samples.

3. Die Zahl η bestimmt sich aus der Gliederung η = folAf, wobei Af der größte absolute Fehler ist, der bei der Frequenzerkennung zugelassen wird.3. The number η is determined from the structure η = folAf, where Af is the largest absolute error that is allowed in frequency detection.

2. Schaltungsanordnung zur Durchführung des Verfahrens nach den Anspruch 1, dadurch gekennzeichnet, daß zur Erzeugung einer binären Impuls- jo folge mit der Frequenz der Wechselspannung diese Wechselspannung einem Verstärker (V? mit nachgeschaltetem Begrenzer (ß/zugeführt wird.2. Circuit arrangement for performing the method according to claim 1, characterized in that that to generate a binary pulse sequence with the frequency of the alternating voltage AC voltage to an amplifier (V? With downstream Limiter (ß / is supplied.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, .daß zur Abtastung der binären J5 Impulsfolge diese auf die Dateneingänge zweier Schieberegister (SRi, SR 2 bzw. SR 3, SR 4) gegeben wird, wobei dem Takteingang des ersten Schieberegisters (SR 1 bzw. SR 3) eine erste Taktimpulsfolge und dem Takteingang des zweiten Schieberegisters (SR 2 bzw. SR 4) eine zweite gegenüber der ersten um 180° verschobene Taktimpulsfolge zugeführt wird.3. Circuit arrangement according to claim 2, characterized in .that for scanning the binary J5 pulse train this is given to the data inputs of two shift registers (SRi, SR 2 or SR 3, SR 4), the clock input of the first shift register (SR 1 or . SR 3) a first clock pulse sequence and the clock input of the second shift register (SR 2 or SR 4) a second clock pulse sequence shifted by 180 ° compared to the first.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Taktimpulsfolge eine Rechteckimpulsfolge mit dem Tastverhältnis V₂ ist und daß die zweite Taktimpulsfolge mittels eines Inverters (I)aus der ersten Taktimpulsfolge erhalten wird.4. Circuit arrangement according to claim 3, characterized in that the clock pulse train is a square pulse train with the duty cycle V ₂ and that the second clock pulse train is obtained from the first clock pulse train by means of an inverter (I).

5. Schaltungsanordnung nach einem der Ansprüehe 3 oder 4, dadurch gekennzeichnet, daß die beiden Schieberegister (SR 1, SR2) /7-stufig sind und bei jedem Schieberegister je zwei benachbarte Ausgänge an die Eingänge eines EXKLUSIV-ODER-Gatters geführt sind und daß die /7—1 5S Ausgänge der zu einem Schieberegister gehörigen EXKLUSIV-ODER-Gatter (£11 bis Ei(n-\) bzw. £21 bis E2(n - I)) jeweils an ein UND-Gatter (G 2 bzw. G 2) mit η — 1 Eingängen geschaltet sind und daß die beiden Ausgänge der UND-Gatter (G 1, G 2) mit den Eingängen eines ODER-Gatters (G) verbunden sind, an dessen Ausgang eine binäre »1« anliegt, wenn in mindestens einem der beiden Schieberegister eine zusammenhängende alternierende Folge von Binärwerten gespeichert ist.5. Circuit arrangement according to one of claims 3 or 4, characterized in that the two shift registers (SR 1, SR2) / 7-stage and in each shift register two adjacent outputs are led to the inputs of an EXCLUSIVE-OR gate and that the / 7—1 5S outputs of the EXCLUSIVE OR gates belonging to a shift register (£ 11 to Ei (n- \) or £ 21 to E2 (n - I)) each to an AND gate (G 2 or G 2) are connected to η - 1 inputs and that the two outputs of the AND gates (G 1, G 2) are connected to the inputs of an OR gate (G) , at the output of which a binary "1" is present if a contiguous alternating sequence of binary values is stored in at least one of the two shift registers.

6. Schaltungsanordnung nach einem der Ansprüche 3 oder 4, dadurch gekennzeichnet, daß die beiden Schieberegister (SR 3, SR 4) zweistufig sind und daß jedem Schieberegister ein Zähler (Zi, Z2) zugeordnet ist, der die Taktimpulse zählt, die dem zugehörigen Schieberegister zugeführt werden und daß die Ausgänge der beiden Stufen eines Schieberegisters jeweils an die Eingänge eines EXKLUSIV-ODER-Gatters mit negiertem Ausgang (ENi, EN 2) geführt sind und daß jeder negierte Ausgang mit dem Löscheingang des zugehörigen Zählers (Zi bzw. Z2) verbunden ist und jedem Zähler ein Decoder (Di, D 2) zugeordnet ist, wobei die Ausgänge der beiden Decoder mit einem ODER-Gatter (G) verbunden sind, an dessen Ausgang eine binäre »1« anliegt, wenn mindestens einer der beiden Zähler den Stand π erreicht hat.6. Circuit arrangement according to one of claims 3 or 4, characterized in that the two shift registers (SR 3, SR 4) are two-stage and that each shift register is assigned a counter (Zi, Z2) which counts the clock pulses which the associated shift register are fed and that the outputs of the two stages of a shift register are each fed to the inputs of an EXCLUSIVE-OR gate with negated output (ENi, EN 2) and that each negated output is connected to the clear input of the associated counter (Zi or Z2) and a decoder (Di, D 2) is assigned to each counter, the outputs of the two decoders being connected to an OR gate (G) , at the output of which a binary "1" is applied if at least one of the two counters has the status has reached π.

Die Erfindung betrifft ein Verfahren und Schaltungsanordnungen zur Frequenzerkennung, d. h. zur Ermittlung des Auftretens in vorbestimmten Grenzen liegender Frequenzen eines Wechselspannungssignals, bei dem die Wechselspannung durch einen Impulsformer in eine binäre Impulsfolge umgewandelt und diese abgetastet wird und die Abtastwerte auf das Vorkommen vorbestimmter binärer Signal-Teilfolgen hin logisch ausgewertet werden. Ein Verfahren der angedeuteten Art kann z. B. bei Selektivrufsystemen mit Einzeltonfolge zur Anwendung kommen, wie etwa beim Europäischen Funkrufdienst.The invention relates to a method and circuit arrangements for frequency detection, d. H. for investigation the occurrence of frequencies of an AC voltage signal that are within predetermined limits, in which the alternating voltage is converted into a binary pulse train by a pulse shaper and this is sampled and the sampled values for the occurrence of predetermined binary signal partial sequences be evaluated logically. A method of the type indicated can, for. B. with selective call systems Single tone sequences are used, such as with the European paging service.

Verfahren der eingangs beschriebenen Art gehören zum Stand der Technik. In der DE-OS 15 91 863 ist ein Verfahren und eine Vorrichtung zur Erkennung von Frequenzen mittels logischer Kreise angegeben.Methods of the type described at the beginning belong to the state of the art. In DE-OS 15 91 863 is a A method and a device for recognizing frequencies by means of logic circles are specified.

Nach dieser Offenlegungsschrift wird die binäre Eingangsschwingung mit einem Taktpuls hoher Frequenz abgetastet. Die Abtastwerte werden durch ein Schieberegister geschoben. Sodann werden Abtastwerte, deren zeitlicher Abstand ebenso groß ist wie die Periodendauer des Taktpulses, durch ein EXKLUSIV-ODER-Gatter miteinander verknüpft und das so gewonnene Signal einem Mehrheitsentscheider zugeführt. Auf die gleiche Weise wird mit Abtastwerten vorgegangen, deren zeitlicher Abstand zweimal, viermal, achtmal ... so groß ist wie die Periodendauer des Taktpulses. An dem Codewort, dargestellt durch die binären Ausgangssignale aller Mehrheitsentscheider läßt sich sodann erkennen, in welchen Frequenzbereich die Frequenz der Eingangsschwingung fällt.According to this laid-open specification, the binary input oscillation is generated with a clock pulse of high frequency scanned. The samples are shifted through a shift register. Then samples, whose time interval is just as great as the period of the clock pulse, through an EXCLUSIVE OR gate linked with each other and the signal obtained in this way is fed to a majority decision-maker. The same procedure is used with samples whose time interval is twice, four times, eight times ... is as long as the period of the clock pulse. At the code word represented by the binary output signals of all majority decision-makers can then be recognized in which frequency range the frequency of the input oscillation falls.

Bei dem bekannten Verfahren ist nicht berücksichtigt, daß bei einer ungünstigen Phasenlage zwischen Taktpuls und Eingangsschwingung die Abtastzeitpunkte in unmittelbarer Nähe der Flanken der Eingangsschwingung liegen können. Die Folge hiervon sind falsche Aussagen über die Frequenz der Eingangsschwingung. Die Aufgabe der Erfindung besteht darin, ein Verfahren der eingangs genannten Art anzugeben, bei dem die Phasenlage zwischen Eingangsschwingung und Abtastpuls die Frequenzerkennung nicht verfälschen kann.In the known method is not taken into account that with an unfavorable phase position between Clock pulse and input oscillation are the sampling times in the immediate vicinity of the edges of the input oscillation can lie. This results in incorrect statements about the frequency of the input oscillation. The object of the invention is to provide a method of the type mentioned at the beginning so that the phase position between the input oscillation and the sampling pulse does not falsify the frequency detection can.

Diese Aufgabe wird durch die im Kennzeichen des Anspruchs 1 angegebenen Merkmale gelöst.This object is achieved by the features specified in the characterizing part of claim 1.

Eine Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens ist in den Unteransprüchen angegeben.A circuit arrangement for carrying out the method according to the invention is set out in the subclaims specified.

Anhand der Fig. 1-3 soll die Erfindung näher beschrieben und erläutert werden. Die Fig. 1 zeigt ein Beispiel für eine Schaltungsanordnung zur Durchfüh-The invention is to be described and explained in more detail with reference to FIGS. 1-3. Fig. 1 shows a Example of a circuit arrangement for implementing

rung des Verfahrens nach Anspruch 1. Die Wechselspannung mit der Frequenz fs wird über den mit fs bezeichneten Anschluß einem Verstärker V mit nachgeschaltetem Begrenzer B zugeführt, an dessen Ausgang eine Folge von Rechteckimpulsen mit dem Tastverhältnis '/2 und der Impukfolgefrequenz fs' anliegt.tion of the method according to claim 1. The alternating voltage with the frequency fs is fed via the terminal designated fs to an amplifier V with a downstream limiter B , at whose output a sequence of square-wave pulses with the duty cycle '/ 2 and the pulse repetition frequency fs' is present.

Diese Impulsfolge wird nun den Dateneingängen der beiden fünfstufigen Schieberegister SR1 und SR 2 zugeführt, die über den mit ft bezeichneten Anschluß von eineri Taktgenerator getaktet werden. Der Taktgenerator liefert eine weitere Rechteckimpulsfolge mit der Frequenz ft und dem Taslverhältnis V2. wobei die Taktimpulse für das Schieberegister SR 2 über einen Inverter / geleitet werden. Mit jeder ansteigenden Flanke der Impulse an den Takteingängen der Register wird der am Dateneingang zu diesem Zeitpunkt anstehende Binärwert in die erste Stufe der Register übernommen, während gleichzeitig der schon gespeicherte Inhalt um eine Stufe verschoben Wird. Auf diese Weise durchläuft je eine Folge von Binärwerten die beiden Schieberegister SR1 und SR 2 mit einer Geschwindigkeit, die der Taktfrequenz ft entsprichtThis pulse sequence is now fed to the data inputs of the two five-stage shift registers SR 1 and SR 2 , which are clocked by a clock generator via the connection labeled ft. The clock generator delivers another square-wave pulse train with the frequency ft and the task ratio V2. the clock pulses for the shift register SR 2 being passed through an inverter /. With each rising edge of the pulses at the clock inputs of the registers, the binary value pending at the data input at this point in time is transferred to the first level of the register, while at the same time the already stored content is shifted by one level. In this way, a sequence of binary values passes through the two shift registers SR 1 and SR 2 at a speed that corresponds to the clock frequency ft

In F i g. 2 ist ein Teil der geschilderten Vorgänge grafisch dargestellt Auf der Achse a ist gegen die Zeit / die gesamte binäre Impulsfolge aufgetragen, die aus einer zeitlich begrenzt anhaltenden Wechselspannung gewonnen wurde. Die Periode der Folge ist mit Ts bezeichnet. Die Achse b zeigt eine aus Nadelimpulsen bestehende Tastimpulsfolge mit der Periode Ta. Diese Tastimpulsfolge entspricht der Folge der ansteigenden oder abfallenden Flanken der vom Taktgenerator gelieferten Rechteckimpulsfolge. Wird die Impulsfolge der Achse a mit der Folge der Achse b abgetastet, so ergeben die Abtastwerte die auf der Achse c durch die Ziffern »0« und »1« dargestellte Folge von Binärwerten. Ist die Periode Ta genau halb so groß wie die Periode 7s, so ist die gesamte Binärwertfolge alternierend, d. h., bei aufeinanderfolgenden Gliedern der Folge findet ein regelmäßiger Wechsel von einem zum anderen Binärwert statt. Weicht jedoch Ta bon Ts/2 ab, so sind unter Umständen nur Teile der gesamten Binärwertfolge alternierend, wie z. B. die (zusammenhängende) Teilfolge der ersten sechs Glieder auf der Achse c der Fig. 2.In Fig. 2 is a graph of some of the processes described. On the axis a is plotted against the time / the entire binary pulse sequence, which was obtained from an alternating voltage that lasts for a limited time. The period of the sequence is denoted by Ts. The axis b shows a key pulse sequence consisting of needle pulses with the period Ta. This key pulse sequence corresponds to the sequence of rising or falling edges of the square pulse sequence supplied by the clock generator. If the pulse sequence of axis a is scanned with the sequence of axis b, the scanned values result in the sequence of binary values represented on axis c by the digits “0” and “1”. If the period Ta is exactly half as large as the period 7s, the entire binary value sequence is alternating, ie, with successive elements of the sequence, there is a regular change from one binary value to the other. However, if Ta bon Ts / 2 differs, only parts of the entire binary value sequence may alternate, e.g. B. the (connected) partial sequence of the first six links on the axis c of FIG.

Betrachtet man die Frequenz fs = MTs und fo = ¹Z₂Ta als gegeben und den Unterschied Δί= \fs — fo\ klein gegen fo, so errechnet sich die größtmögliche Gliederzahl N einer alternierenden Teilfolge zu N = folAf. Eine Teilfolge dieser Länge wird jedoch aus praktischen Gründen nicht immer festgestellt werden können, denn die Feststellung einer alternierenden Teilfolge mit der theoretischen Höchstlänge setzt voraus, daß die Wechselspannung, deren Frequenz erkannt werden soll, mindestens so lange anhält, bis N Binärwerte erzeugt worden sind und daß schließlich alle N Werte daraufhin überprüft werden, ob sie eine alternierende Folge bilden. Man wird also davon ausgehen, daß immer nur eine Teilfolge mit vorgegebener Anzahl η von Gliedern überprüft werden kann. Ist die Teilfolge alternierend, so kann sie von allen Frequenzen fs verursacht worden sein, für die η £ N = MAf also Δ £ fo/n gilt. Die letzte Ungleichung legt bei gegebenem η und fo das Frequenzintervall fest, in dem alle Frequenzen fs liegen, die zu einer n-gliedrigen, alternierenden Teilfolge führen. Gilt das Auftreten einer solchen Teilfolge als Zeichen dafür, daß die Frequenz fs als Frequenz fo erkannt ist, so kann fs also jeden Wert haben, der innerhalb des zuletzt erwähnten Intervalles liegt Die Frequenzen dieses Intervalles werden folglich mit fo gleichgesetztIf one considers the frequency fs = MTs and fo = ¹ Z ₂ Ta as given and the difference Δί = \ fs - fo \ small compared to fo, then the largest possible number of members N of an alternating partial sequence is calculated as N = folAf. For practical reasons, however, it will not always be possible to determine a partial sequence of this length, because the determination of an alternating partial sequence with the theoretical maximum length presupposes that the alternating voltage, the frequency of which is to be detected, lasts at least until N binary values have been generated and that finally all N values are checked to see whether they form an alternating sequence. It will therefore be assumed that only a partial sequence with a given number η of terms can be checked. If the partial sequence is alternating, it can have been caused by all frequencies fs , for which η £ N = MAf that is Δ £ fo / n applies. The last inequality, given η and fo , defines the frequency interval in which all frequencies fs are located, which lead to an n-termed, alternating partial sequence. If the occurrence of such a partial sequence is a sign that the frequency fs is recognized as frequency fo , then fs can have any value that lies within the last-mentioned interval. The frequencies of this interval are consequently equated with fo

Im Beispiel nach Fig. 1 ist π = 5, denn von der gesamten Folge von Binärwerten werden nur — bedingt durch die Zahl der Stufen des Schieberegisters SRi bzw. SR 2 — fünf Binärwerte gleichzeitig überprüft Die Überprüfung erfolgt derart daß die Ausgänge je zweier benachbarter Stufen eines Schieberegisters auf je eines diesen Stufen zugeordnetes EXKLUSIV-ODER-Gatters geführt sind. Die Ausgänge der EXKLUSlV-ODER-Gatter führen genau dann ein »1«, wenn sich die binären Werte in den zugehörigen Stufen voneinander unterscheiden. Da die Ausgänge der EXKLUSIV-ODER-Gatter £11 bis £14 bzw. E21 bis £24 mit den vier Eingängen des UND-Gatters Gl bzw. G2 verbunden sind, liegt am Ausgang des Gatters G 1 bzw. G 2 dann eine »1« an, wenn im Register SR1 bzw. SR 2 eine alternierende Folge von Binärwerten gespeichert ist In diesem Falle führt auch der Ausgang des ODER-Gatters G eine »1«, was als Signal dafür gewertet wird, daß die Frequenz fs als Frequenz fo erkannt istIn the example according to FIG. 1, π = 5, because of the entire sequence of binary values, only five binary values are checked simultaneously - due to the number of levels in the shift register SRi or SR 2 of a shift register are led to an EXCLUSIVE-OR gate assigned to each of these stages. The outputs of the EXCLUSIVE OR gates lead to a "1" precisely when the binary values differ from one another in the associated levels. Since the outputs of the EXCLUSIVE-OR gates are connected to £ 11 £ 14 or £ 24 to E21 to the four inputs of the AND gate Gl or G2, is located at the output of the gate G 1 and G 2 then a " 1 «if an alternating sequence of binary values is stored in the register SR 1 or SR 2. In this case, the output of the OR gate G also carries a» 1 «, which is interpreted as a signal that the frequency fs is the frequency fo is recognized

Wird z. B. die auf der Achse c in F i g. 2 dargestellte Binärwertfolge in das Register SR 1 eingelesen, so liegt schon nach fünf Takten am ODER-Gatter G eine »1« an. Für die Frequenz /s gilt dann Af/fo S 0,2.Is z. B. on the axis c in F i g. 2 are read into the register SR 1, a "1" is present at the OR gate G after just five clocks. Af / fo S 0.2 then applies to the frequency / s.

Die Erzeugung zweier Folgen von Binärwerten mit zwei gegeneinander um 180° phasen verschobenenThe generation of two sequences of binary values with two mutually phase shifted by 180 °

μ Tastimpulsfolgen bewirkt, daß auch dann Aussagen im oben erläuterten Sinne möglich sind, wenn die Tastzeitpunkte der einen Tastimpulsfolge mit den Anstieg- oder Abfallflanken der abzutastenden Impulsfolge zusammenfallen.μ pulse sequences have the effect that statements in the Sense explained above are possible if the sampling times of a sampling pulse sequence with the Rising or falling edges of the pulse train to be sampled coincide.

Fig.3 zeigt eine weitere Anordnung zur Durchführung des erfindungsgemäßen Verfahrens. Nach der Umformung in die binäre Impuslfolge wird das Eingangssignal an die Eingänge zweier Schieberegister SR 3 und SR 4 gegeben, die in diesem Falle zweistufig3 shows a further arrangement for carrying out the method according to the invention. After conversion into the binary pulse sequence, the input signal is sent to the inputs of two shift registers SR 3 and SR 4, which in this case are two-stage

to sind. Das Schieberegister SR 3 und der Zähler ZX werden mit den Abfallflanken und das Schieberegister SR 4 sowie der Zähler Z 2 mit den Anstiegsflanken des Taktsignales getaktet. Die Zähler zählen die Takte des ihnen zugeordneten Registers und erhalten einen Löschimpuls, wenn in den beiden Zellen des zugeordneten Registers keine unterschiedlichen Binärwerte enthalten sind. Der Löschimpuls an den Zähler Zl bzw. Z2 ergeht über den invertierenden Ausgang des EXKLUSIV-ODER-Gatters ENi bzw. EN 2. Die Eingänge dieser Gatter sind dabei mit den Parallelausgängen der zugehörigen Schieberegister verbunden. Der Decoder D1 bzw. D 2 gibt nur dann ein »1« an das UND-Gatter G ab, wenn der entsprechende Zähler den Stand π erreicht hat, d. h., wenn eine n-gliedrige, alternierende Folge von Binärwerten das Register SR 3 bzw. SR 4 durchlaufen hatto are. The shift register SR 3 and the counter ZX are clocked with the falling edges and the shift register SR 4 and the counter Z 2 with the rising edges of the clock signal. The counters count the clocks of the register assigned to them and receive a clear pulse if no different binary values are contained in the two cells of the assigned register. The erase pulse to the counter Z1 or Z2 is issued via the inverting output of the EXCLUSIVE-OR gate ENi or EN 2. The inputs of these gates are connected to the parallel outputs of the associated shift register. The decoder D 1 or D 2 only outputs a "1" to the AND gate G when the corresponding counter has reached the value π , that is, when an n-element, alternating sequence of binary values the register SR 3 or .SR 4 has passed

Die zweite Schaltungsanordnung ist besonders vorteilhaft, wenn die Zahl η der zu überprüfenden Binärwerte größer als 5 sein muß. Ein solcher Fall ergibt sich z. B. beim Europäischen Funkrufdienst, bei dem benachbarte Ruffrequenzen einen relativen Frequenzabstand von 4% haben. Damit zwei benachbarte Ruffrequenzen vom Empfänger noch unterschieden werden können, darf das um jede Sollfrequenz fo The second circuit arrangement is particularly advantageous when the number η of the binary values to be checked must be greater than 5. Such a case arises e.g. B. the European paging service, in which neighboring calling frequencies have a relative frequency spacing of 4%. So that two adjacent calling frequencies can still be distinguished by the receiver, this may be around each target frequency fo

^b3 liegende relative Frequenzintervall, in dem alle Frequenzen /5 liegen, die mit der zugehörigen Sollfrequenz identifiziert werden, ebenfalls nicht größer als 4% sein. Nach der angegebenen Ungleichung Af/fo S Un ^{The relative frequency interval lying b3} , in which all frequencies / 5 are located, which are identified with the associated setpoint frequency, must likewise not be greater than 4%. According to the given inequality Af / fo S Un

bedeutet das, daß η größer oder gleich 25 sein muß. Für η = 25 liefert die zweite Schaltungsanordnung bei Ausführung in CMOS-Tcchnologie eine Chip-Flächenersparnis von 79%. Bei beiden Schaltungsanordnung läßt sich durch die wiederholt angegebene Ungleichung bei gegebenem maximalem Af durch Bestimmung von η das Minimum an schaltungstechnischen Aufwand ermitteln.this means that η must be greater than or equal to 25. For η = 25, the second circuit arrangement, when implemented in CMOS technology, delivers a chip area saving of 79%. In the case of both circuit arrangements, the inequality given repeatedly for a given maximum Af by determining η enables the minimum of circuitry outlay to be determined.

Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings

Claims

Pctent Claims:

1. Method for determining the occurrence of frequencies within predetermined limits an AC voltage signal in which the AC voltage is converted into a binary pulse train by a pulse shaper, this pulse train is sampled and the sampled values for the occurrence of predetermined binary signal partial sequences be evaluated logically, characterized by the following features: