CS274237B1

CS274237B1 - Connection for program control of analog-to-digital converter and data storage

Info

Publication number: CS274237B1
Application number: CS892389A
Authority: CS
Inventors: Karel Ing Csc Hejduk; Martin Ing Jirak; Jiri Ing Sladecek
Original assignee: Karel Ing Csc Hejduk; Martin Ing Jirak; Jiri Ing Sladecek
Priority date: 1989-01-30
Filing date: 1989-01-30
Publication date: 1991-04-11
Also published as: CS892389A1

Abstract

The connection consists of the starting circuit (05), whose output is connected to the circuits of decision logic (RL) where the decision about functional incorporation of the setting of sampling beginning and setting of sampling interval occurs, while they comprise the counters (C2 and C3, C4) and programmable switches or registers (P2 and P3, P4). The connection also consists of the setting unit (R) of the sampling mode with two logical comparators (K1, K2), while the first one safeguards switching of two time bases in the setting unit (I) of sampling interval and the second one terminates write in the memory (PM) in the pre-starting mode according to the submitting block (FP) of the memory pattern, while the memory is controlled from the decision logic (RL) by the frequency for the address counter (CA), and A/D converter (A/D). This comparative method and direct path to the memory generation (PM) by means of the memory counter (CA) results in the shortest possible time for data write in the memory (PM).<IMAGE>

Description

Zapojení pro programové řízení analogověčíslicového převodníku a ukládání dat do paměti (57)Connectors for programmatic control of analog-to-digital converter and data storage (57)

Zapojení sestává ze spouštěcího obvodu (OS), jehož výstup je připojen do obvodů rozhodovací logiky (RL), kde dojde k rozhodnutí o zařazení funkcí nastavení začátku vzorkování a nastavení intervalu vzorkování, shodně vybavených čítači (Č2 a Č3, Č4) a programovacími přepínači nebo registry (P2 a P3, P4). Zapojení dále sestává z jednotky (R) nastavení režimu vzorkování doplněné o dva logické komparátory (Kl,The wiring consists of a trigger circuit (OS), the output of which is connected to the decision logic (RL) circuit, where it is decided to include the sampling start setting and sampling interval settings equally equipped with counters (Č2 and Č3, Č4) and programming switches; registers (P2 and P3, P4). The wiring further consists of a sampling mode setting unit (R) supplemented by two logical comparators (Kl,

K2), z nichž první zajišiuje přepnutí dvou časových základen v jednotce (I) nastaveni intervalu vzorkování a druhý v režimu předspouštění ukončuje podle bloku (FP) zadání formátu paměti zápis do paměti (PM), ovládané z rozhodovací logiky (RL) frekvencí pro čítač (ČA) adresy a analogově-číslicový převodník (A/D).K2), the first of which provides switching of two time bases in the sampling interval setting unit (I) and the second in the pre-run mode terminates, according to the block (FP), the memory write format (PM) controlled by the frequency decision logic (RL) (CA) addresses and analog-to-digital converter (A / D).

Tímto komparačním způsobem a přímou cestou ke generaci paměti (PM) pomocí čítače (ČA) adresy je dosaženo co nejkratší doby pro zápis dat do paměti (PM).By this comparative method and the direct path to memory generation (PM) by address counter (CA), the shortest time for writing data to memory (PM) is achieved.

274 237 (11) , (13) Β 1 (51) Int. Cl.⁵ 274 237 (11), (13) -1 (51) Int. Cl. ⁵

G 11 C 7/00G11C 7/00

CS 274237 8181

Vynález se týká zapojení pro programové řízení analogově-číslicového převodníku a ukládání dat do paměti zapojené na jeho výstupu a obsahující čítač adresy.The invention relates to a circuit for programmatically controlling an analog-to-digital converter and storing data connected to its output and comprising an address counter.

Známá zapojení pro programové řízení ukládání dat z analogově-číslicového převodníku do paměti vypočítávají například potřebnou adresu pomocí binární sčítačky nebo potřebné zapojení realizují programovatelnými obvody, popřípadě s použitím mikroprocesoru. Zapojení vykazují značnou složitost a zejména uvedené koncepce neumožňují plné využití mezních rych lostí integrovaných obvodů.Known circuits for programmatically controlling the storage of data from an analogue-to-digital converter calculate, for example, the required address by means of a binary adder or make the necessary connections by means of programmable circuits, optionally using a microprocessor. Circuits have considerable complexity and in particular the above concepts do not allow full use of the limit speeds of integrated circuits.

Výše uvedené nedostatky odstraňuje zapojení pro programové řízení analogově-číslicového převodníku a ukládání dat do paměti podle vynálezu. Jeho podstata spočívá v tom, že výstup spouštěcího obvodu je spojen s prvním vstupem rozhodovací logiky, jejíž druhý vstup je spojen se zdrojem řídicího kmitočtu. Třetím výstupem je rozhodovací logika spojena s jednotkou nastavení začátku vzorkování, sestávající z druhého programovacího přepínače nebo registru, spojeného s druhým čítačem, jehož výstup je spojen s pátým vstupem rozhodovací logiky, jejíž čtvrtý a pátý výstup je spojen s jednotkou nastavení intervalu vzorkování, obsahující třetí a čtvrtý programovací přepínač nebo registr, spojený s třetím a čtvrtým čítačem. Výstup třetího čítače je spojen se šestým vstupem a výstup čtvrtého čítače je spo jen se sedmým vstupem rozhodovací logiky, jejíž třetí vstup je spojen jednak s výstupem prvního komparátoru a jednak s výstupem druhého komparátoru jednotky nastavení režimu vzor kování, přičemž výstup prvniho programovacího přepínače nebo registru je připojen k druhému vstupu prvního komparátoru, zatímco ke druhému vstupu druhého komparátoru je připojen výstup bloku formátu paměti. První výstup rozhodovací logiky je spojen se vstupem prvního čítače jednotky nastavení režimu vzorkování a výstup prvního čítače je spojen s prvními vstupy prvního a druhého komparátoru, druhý výstup rozhodovací, logiky je spojen jednak přes analogově-číslicový převodník s pamětí a jednak se vstupem čítače adresy paměti, zatímco výstup čítače adresy je spojen se čtvrtým vstupem rozhodovací logiky.The above drawbacks eliminate the wiring for programmatically controlling an analog-to-digital converter and storing data according to the invention. Its essence is that the output of the trigger circuit is connected to a first input of the decision logic, the second input of which is connected to a control frequency source. The third output is the decision logic associated with a sample start setting unit consisting of a second programming switch or register connected to a second counter whose output is associated with a fifth decision logic input whose fourth and fifth outputs are associated with a sample interval setting unit comprising a third and a fourth programming switch or register associated with the third and fourth counters. The output of the third counter is connected to the sixth input and the output of the fourth counter is only the seventh input of the decision logic, the third input of which is connected both to the output of the first comparator and to the output of the second comparator. is connected to the second input of the first comparator, while the output of the memory format block is connected to the second input of the second comparator. The first decision logic output is coupled to the first counter input of the sampling mode setting unit and the first counter output is coupled to the first inputs of the first and second comparators, the second decision logic output is coupled to the memory via the analog-to-digital converter and the memory address counter input while the address counter output is coupled to the fourth decision logic input.

Výhoda zapojení spočívá v tom, že základní jednotky programovaného řízení, to je jednotky nastavení začátku, intervalu a režimů vzorkování a jednotka rozhodovací logiky pracující s čítači nebo s přednastavitelnými čítači, jejichž stav je vyhodnocován logickými obvody, popřípadě porovnán s nastavenými hodnotami v logických komparátorech, čímž se dosahuje minimálního zpoždění při vytvoření řídicího kmitočtu pro analogově-číslicový převodník a pro generování adresy paměti.The advantage of the connection is that the basic units of programmed control, ie the units for setting the start, interval and sampling modes and the decision logic unit working with counters or preset counters whose status is evaluated by logic circuits or compared with set values in logic comparators, thereby achieving a minimum delay in generating the control frequency for the analog-to-digital converter and for generating the memory address.

Na připojeném výkresu jsou blokově znázorněny základní jednotky s vnitřním uspořádáním a jejich vzájemné propojení.The attached drawing shows the basic units with internal arrangement and their interconnection.

Výstup spouštěcího obvodu PS je spojen s prvním vstupem Al rozhodovací logiky RL, jejíž druhý vstup A2 je spojen se zdrojem řídicího kmitočtu. Třetím výstupem V3 je rozhodovací logika RL spojena s jednotkou Z nastavení začátku vzorkování, sestávající z druhého programovacího přepínače nebo registru P2, spojeného s druhým čítačem Č2 jehož výstup je spojen s pátým vstupem A5, rozhodovací logiky RL. Čtvrtý a pátý výstup V4, V5 rozhodovací logiky RL je spojen s jednotkou 2 nastavení intervalu vzorkování, obsahující třetí a čtvrtý programovací přepínač nebo registr P2, P4, spojený s třetím a čtvrtým čítačem Č3, Č4. Výstup třetího čítače Č3 je spojen se šestým vstupem A6 a výstup čtvrtého čítače Č4 je spojen se sedmým vstupem A7 rozhodovací logiky RL, jejíž třetí vstup A3 je spojen s jednotkou 2 nastavením režimu vzorkování prostřednictvím výstupu jejího prvního komparátoru K1, spojeného s výstupem jejího prvního programovacího přepínače nebo registru Pl a prostřednictvím výstupu jejího druhého komparátoru K2, spojeného s výstupem jejího bloku FPThe output of the trigger circuit PS is connected to the first input A1 of the decision logic RL, the second input A2 of which is connected to a control frequency source. By the third output V3, the decision logic RL is connected to the sampling start setting unit Z, consisting of a second programming switch or register P2, connected to a second counter C2 whose output is connected to the fifth input A5, of the decision logic RL. The fourth and fifth decision logic outputs V4, V5 of the decision logic RL are coupled to a sampling interval setting unit 2 comprising a third and a fourth programming switch or register P2, P4 associated with the third and fourth counters C3, C4. The output of the third counter C3 is coupled to the sixth input A6 and the output of the fourth counter C4 is coupled to the seventh input A7 of the decision logic RL whose third input A3 is connected to the unit 2 by sampling mode output through its first comparator K1 output switch or register P1 and through the output of its second comparator K2, connected to the output of its block FP

CS 274237 Bl formátu paměti. První výstup VI rozhodovací logiky RL je spojen se vstupem prvního čítačeCS 274237 B1 memory format. The first decision logic output RL VI is coupled to the input of the first counter

ČI jednotky J nastavení režimu vzorkování jehož výstup je spojen současně se vstupem prvního a druhého komparátoru Kl, K2.The unit J of the sampling mode setting whose output is connected simultaneously to the input of the first and second comparators K1, K2.

Druhý výstup V2 rozhodovací logiky RL je spojen jednak přes analogově-číslicový převodník A/D s pamětí PM a jednak přímo se vstupem čítače ČA adresy paměti PM, jehož výstup je spojen se čtvrtým vstupem A4 rozhodovací logiky RL.The second output V2 of the decision logic RL is connected to the PM memory via an analog-to-digital A / D converter and directly to the input of the PM address counter of the PM memory whose output is connected to the fourth input A4 of the decision logic RL.

Do rozhodovací logiky RL je ze spouštěcího obvodu OS přiváděn spouštěcí signál, který uvolní řídicí kmitočet f. Ten je přiváděn do druhého čítače Č2 jednotky Z nastavení začátku vzorování, která na základě informací ve druhém programovacím přepínači nebo registru P2 určí začátek vzorkování, který v obvodech rozhodovací logiky RL uvolní řídicí kmitočet f pro jednotku J nastavení intervalu vzorkování. Činnost této jednotky I_ je obdobná jednot ce J nastavení začátku vzorkování, pouze jejím výstupem je proměnný vzorkovací kmitočet f který je přiváděn z druhého výstupu V2 rozhodovací logiky RL do čítače ČA adresy paměti PM a který může být nastaven ve dvou velikostech na základě přepnutí cesty první vzorkovací kmitočet f nebo druhý vzorkovací kmitočet f pomocí řízení z rozhodovací logiky RL. První vzorkovací kmitočet f j je přiváděn z výstupu třetího čítače Č3 jednotky J nastavení intervalu vzorkování na šestý vstup A6 rozhodovací logiky RL a druhý vzorkovací kmitočet f^ je přiváděn z výstupu čtvrtého čítače Č4 této jednotky J na sedmý vstup A7 rozhodovací logiky RL. 0 okamžiku přepnutí rozhodne jednotka R. nastavení režimu vzorkování, kte rá k tomuto rozhodnutí využije prvního komparátoru Kl a prvního přepínače nebo registru PL V okamžiku souhlasu stavu prvního čítače ČI a prvního přepínače nebo registru Pl předá prv ní komparátor Kl tuto informaci rozhodovací logice RL, která přepne z prvního vzorkovacího kmitočtu f j na druhý vzorkovací kmitočet f^. V tomto režimu jednotka J nastavení režimu vzorkování zpracovává první vzorkovací kmitočet f^ a do analogově-číslicového převodníku A/D a čítače ČA adresy přichází postupně první vzorkovací kmitočet f j a druhý vzorkovací kmitočet f Pokud se pracuje pouze s jedním vzorkovacím kmitočtem, potom je použit první vzorkovací kmitočet f a jednotka J nastavení režimu vzorkování je mimo provoz. Činnost analogově-číslicového převodníku A/D a paměti PM je v rozhodovací logice RL ukončena v obou případech logickým signálem naplnění paměti, který je přiváděn z výstupu čítače ČA adresy na čtvrtý vstup A4 rozhodovací logiky RL a informuje o naplnění paměti PM.A decision signal RL is supplied from the trigger circuit OS to release a control frequency f. This signal is fed to a second unit counter C2 of the pattern start setting which, based on information in the second programming switch or register P2, determines the start of the pattern. the decision logic RL frees the control frequency f for the sampling interval setting unit J. The operation of this unit I is similar to the start of sampling unit J, except that it outputs a variable sampling frequency f that is fed from the second output V2 of the decision logic RL to the PM counter of the PM memory address and which can be set in two sizes the sampling frequency f or the second sampling frequency f is controlled by decision logic RL. The first sampling frequency fj is fed from the output of the third counter C3 of the unit J to set the sampling interval to the sixth input A6 of the decision logic RL and the second sampling frequency f4 is fed from the output of the fourth counter C4 of this unit J to the seventh input A7 of the decision logic RL. At the moment of switching, the unit R decides to set the sampling mode to make use of the first comparator K1 and the first switch or register PL When the status of the first counter C1 and the first switch or register P1 is agreed, the first comparator K1 passes this information to the decision logic RL. which switches from the first sampling frequency fj to the second sampling frequency f1. In this mode, the sampling mode setting unit J processes the first sampling frequency f ^ a to the A / D converter and the address counter the sequentially the first sampling frequency f and the second sampling frequency f comes in. If only one sampling frequency is used, then the first sampling frequency is used. sampling rate f unit J Sampling mode setting is out of order. In both cases, the operation of the A / D converter and the PM memory is terminated in the RL decision logic by a memory full logic signal that is supplied from the address counter output to the fourth input A4 of the decision logic RL and informs the PM memory.

V režimu předspouštění jsou data z analogově-číslicového převodníku A/D v paměti PM trvale přepisována, rozhodovací logika RL neakceptuje signál naplnění paměti PM a po příchodu spouštěcího signálu ze spouštěcího obvodu OS dává informaci o ukončení záznamu dat jednotka F) nastavení režimu vzorkování, využívající v tomto případě druhý komparátor K2, který porovnává stav prvního čítače ČI s hodnotou nastavenou v bloku FP formátu paměti, odpovídajícímu velikosti paměti PM. Po souhlasu hodnoty prvního čítače ČI a hodnoty bloku FP formátu paměti ukončí druhý komparátor K2 prostřednictvím rozhodovací logiky RL zápis dat do paměti PM.In the pre-triggering mode, the data from the A / D converter in the PM memory is permanently overwritten, the decision logic RL does not accept the PM-full signal, and when the trigger signal arrives from the triggering circuit in this case, the second comparator K2 compares the state of the first counter C1 with the value set in the block FP of the memory format corresponding to the memory size PM. Upon agreement of the value of the first counter C1 and the value of the memory block FP, the second comparator K2 terminates writing data to the PM memory by means of the decision logic RL.

Tímto komparačním způsobem a přímou cestou ke generaci paměti PM pomocí čítače ČA adresy je dosaženo co nejkratší doby pro zápis dat do paměti PM.In this way and as a direct way to generate the PM memory by means of the counter of the CA address, the shortest time for writing data to the PM memory is achieved.

Zapojení pro programové řízení analogově-číslicového převodníku a ukládání dat do paměti se využívá v záznamových jednotkách přechodových jevů, které se uplatňují například při zkratových a vypínacích zkouškách a dále všude tam, kde je nutné sledovat různé přecho dovó jevy, například vypínání, zapínání, maximální hodnoty veličin a podobně. Všeobecně lze navržené zapojení realizovat v přístrojích v elektrotechnice a elektronice, kterými se zaznemanávají různé přechodové jevy.Connection for programmable control of the analog-to-digital converter and data storage is used in transient recording units, which are used for example in short-circuit and trip tests, and wherever it is necessary to monitor various transitions, such as values of quantities and the like. In general, the proposed connection can be realized in devices in electrical engineering and electronics, which record various transients.

CS 274237 BlCS 274237 Bl

Claims

SUBJECT OF THE INVENTION

Wiring for programmable control of the A / D converter and data storage, characterized in that the output of the trigger circuit (OS) is connected to a first input (A1) of the decision logic (RL), the second input (A2) of which is connected to the control source. frequency, the third output (V3) of the decision logic (RL) is coupled to the start pattern fitting unit (Z), consisting of a second programming switch or register (P2) connected to a second counter (C2), the output of which is coupled to the fifth input ( A5) a decision logic (RL) whose fourth and fifth outputs (V4, V5) are associated with a sampling interval setting unit (I) comprising a third and fourth programming switch or register (P3, P4) associated with the third and fourth counters ( The output of the third counter (C3) is connected to the sixth input (A6) of the decision logic (RL) and the output of the fourth counter (C4) is connected to the seventh input (A7) decision logic (RL), the third input (A3) of which is connected both to the output of the first comparator (K1) and to the output of the second comparator (K2) of the sampling mode setting unit, the register (P1) is connected to the second input of the first comparator (K1), the second input of the second comparator (K2) is connected to the output of the memory format block (FP), the first decision logic output (VI) connected to the input of the first the sampling mode setting unit (R) counters (C1) and the output of the first counter (C1) is connected to the first inputs of the first and second comparators (K1, K2), the second output (V2) of the decision logic (RL) is connected via analogue / digital converter (A / D) with memory (PM) and on the other hand input of counter (CA) of memory address __ (PM), while output of address counter (CA) is connected to fourth input (A4) of decision logic (RL).

1 drawing