CS260673B1 - Zapojení pro řízení budiče datové směrnice mikroprocesorového systému - Google Patents

Abstract

Řešení se týká zapojení pro řízení budiče datové sběrnice mikroprocesorového systému. Zapojení je utvořeno tak, že výstup dekodéru je přiveden na datový výstup prvního klopného obvodu a na první vstup kombinačního logického obvodu, opatřeného řídícím vstupem. První výstup prvního klopného obvodu je připojen na datový vstup druhého klopného obvodu, jehož vystup je připojen na druhý vstup kombinačního logického obvodu, jehož výstup je připojen na vyb^vovací vstup budiče datové sběrnice. Vstup pro řízení směru budiče je připojen na druhý výstup prvního klopného obvodu, jehož hodinový vstup a hodinový vstup druhého klopného obvodu jsou připojeny na výstup zdroje hodinových impulsů. První výstup prvního klopného obvodu je připojen na třetí vstup kombinačního logického obvodu

Description

Vynález se týká zapojení pro řízení budiče datové sběrnice mikroprocesorového systému·

Mikroprocesorové systémy,v kterých počet připojených vstupů přesahuje zatížitelnost výstupů VLSI obvodů, využívají budiče datové sběrnice, nejčastěji pro oddělení sběrnic jednotlivých desek od systémové sběrnice. Řízení směru a aktivování těchto budičů je zpravidla odvozeno kombinační logikou ze řídících a stavových signálů mikroprocesoru a z výstupů adresových dekodérů příslušných desek. Jestliže mikroprocesor nemá stavové signály., indikuj ící před aktivováním řídících signálů, který strojový cyklus právě probíhá, jsou budiče datové sběrnice na procesorové desce obvykle aktivovány stále (s výjimkou převzetí sběrnice) a signál určující jejich směr je dekódován z týchž podmínek, jako signál určující směr budiče datové sběrnice na paměťové nebo periferní desce, s kterou procesorová deska komunikuje. Nevýhodou takového řešení je především kolize na sběrnici, která nastává po část strojového cyklu v důsledku rozdílných zpoždění signálů řídících směry budičů. Další nevýhodou je obracení směru budiče v době, kdy je aktivován, což je u některých typů nežádoucí. Oba tyto jevy snižují spolehlivost a životnost mikroprocesorového systému a zvyšují jeho špičkový i průměrný proudový odběr z napájecích zdrojů.

Uvedené nedostatky odátraňuje zapojení pro řízení budiče datové sběrnice mikroprocesorového systému podle vynálezu, jehož podstata spočívá v porovnání stavu vstupu a výstupu posuvného registru , kterým prochází požadavek na čtení z paměťových a periferních obvodů mimo desku. Dekodér, opatřený vstupy pro řídicí signály mikroprocesoru a pro výstupy adresových dekodérů, je svým výstupem připojen jednak na datový vstup prvního klopného obvodu, jednak na první vstup kombinačního logického obvodu, opatřeného řídicím vstupem. První výstup prvního klopného obvodu je připojen na datový vstup druhého klopného obvodu, jehož výstup je připojen na druhý vstup kombinačního logického obvodu. Jeho výstup je připojen na vybavovací vstup budiče datové sběrnice. Vstup pro řízení směru budiče datové sběrnice je připojen na druhý výstup prvního klopného obvodu, jehož hodinový vstup a hodinový vstup druhého klopného obvodu jsou

260 673 připojeny na výstup zdroje hodinových impulsů. První výstup prvního klopného obvodu může být připojen na třetí vstup kombinačního logického obvodu.

Zapojení podle vynálezu při aplikaci na všech deskách mikroprocesorového systému úplně odstraňuje kolizi na sběrnici a vylučuje přepínání směru aktivovaného budiče datové sběrnice, přičemž neomezuje požadovaný předstih ani přesah vstupních dát mikroprocesoru. Protože budič datové sběrnice na procesorové desce může být aktivován jako výstupní vždy, kdy jsou přítomna výstupní data na vývodech datové sběrnice mikroprocesoru, neomezuje zapojení ani předstih a přesah vstupních dat pro pamětové a periferní obvody. Stejně tak není narušeno zavedení čekacích stavů, převzetí sběrnice ani činnost přerušovacího systému.

Na připojeném výkresu je znázorněno skupinové schéma zapojení pro řízení budiče datové sběrnice mikroprocesorového systému podle vynálezu.

Dekodér 1, vyhodnocuje řídicí signály mikroprocesoru Z80-CPU a výstupy adresových dekodérů, připojené na jeho vstupy 101. resp. 102. Na jeho výstupu 103 se objevuje požadavek na čtení z parnětových nebo periferních obvodů mimo desku. První klopný obvod 2 typu D a druhý klopný obvod J typu D tvoří ppsuvný registr, řízený hodinovými impulsy přivedenými do jejich hodinových vstupů 105. 109 z výstupu 117 zdroje hodinových impulsů, synchronních se systémovými hodinovými impulsy. Jejich vzestupné hrany, vzorkující stav datových vstupů 104.

108 klopných obvodů 2_t J, odpovídají např. vzestupné a sestupné hrany systémových hodinových impulsů. Výstup 103 dekodéru i je přiveden na datový vstup 104 prvního klopného obvodu 2, a současně na první vstup 111 kombinačního logického obvodu 4. Do jeho druhého vstupu 113 je připojen výstup 110 druhého klopného obvodu J. Vzhledem ke svému prvnímu vstupu 111. druhému vstupu 113 a třetímu vstupu 112 má kombinační logický obvod £ funkci hradla nonekvivalence. Jeho výstup 114,. který může být blokován řídicím vstupem 118 (např. v případě předání sběrnice), je zaveden do vybavovacího vstupu 115 budiče % datové sběrnice. Vstup 116 oro řízení směru budiče 2 datové sběrnice je připojen na druhý výstup 107 (v závislosti na

260 673 požadované logické polaritě,příp. na první výstup 106) prvního klopného obvodu 2, Je-li první výstup 106 prvního klopného obvodu 2 navíc připojen do třetího vstupu 112 kombinačního logického obvodu £, je omezen vliv případných hazardních impulsů na výstupu 103 dekodéru které mohou vznikat například v případě, že je dekodér i tvořen pamětí PROM.

Budič J datové sběrnice na procesorové desce, který je normálně aktivován jako výstupní, je s příchodem požadavku na čtení z pamětí nebo periferních obvodů mimo procesorovou desku deaktivován, s příští vzestupnou nebo sestupnou hranou systémových hodin je obrácen jeho směr a s další sestupnou nebo vzestupnou hranou systémových hodin je aktivován jako vstupní. Obdobný proces obrací směr budiče J datové sběrnice zpět na konci požadavku na čtení z obvodů mimo procesorovou desku. Budič J datové sběrnice na desce s pamětovými nebo periferními obvody může být řízen obvodem analogickým shora popsanému, s tím rozdílem, že směr budiče J datové sběrnice je vždy opačný. Použití tohoto obvodu mimo procesorovou desku však není nezbytné, pokud hodnoty zpoždění jednotlivých dekodérů zaručují, že budič na desce s pamětovými nebo periferními obvody bude aktivován jako výstupní později, než je budič J na desce procesoru deaktivován, a pokud je přípustné obracet směr budiče J na pamětové nebo periferní desce v době, kdy je aktivován.

Claims (2)

1« Zapojení pre řízení budiče datové sběrnice mikroprocesorového systému, vyznačující se tím, že dekodér (1) je výstupem (103) připojen jednak na datový vstup (104) prvního klopného obvodu (2) a jednak na první vstup (111) kombinačního logického obvodu (4) opatřeného řídicím vstupem €3.18), zatímco první výatup (106) prvního klopného obvodu (2) je připojen na datový vstup (108) druhého klopného obvodu (3), jehož výstup (110) je připojen na druhý vstup (113) kombinačního logického obvodu (4), jehož výstup (114) je připojen na vybavovaeí vstup (115) budiče (5) datové sběrnice, přičemž vstup (116) pro řízení směru budiče (5) datové sběrnice je připojen na druhý výstup (107) prvního klopného obvodu (2), jehož hodinový vstup (105) a hodinový vstup (109) druhého klopného obvodu (3) jsou připojeny na výstup (117) zdroje hodinových impulsů·

2· Zapojení podle bodu 1, vyznačující se tím, že první výstup (106) prvního klopného obvodu (2) je připojen na třetí vstup (112) kombinačního logického obvodu (4)·