CS259805B1 - Zapojení řídicích obvodů pro mikroprogramové řízení diskové paměti s pružným magnetickým diskem - Google Patents

Abstract

Cílem řešení je zjednodušit technické prostředky pro řízení diskové paměti s pružným magnetickým diskem, snížení nákladů a zmenšení rozměrů bez nutnosti použití drahých obvodů velké integrace. Uvedeného cíle se dosáhne zapojením s pamětí typu ROM a s logickými obvody. Řešení lze použít k řízení jedné nebo více diskových pamětí s pružným magnetickým diskem.

Description

Vynález sc týká zapojení řídicích obvodů pro mikroprogramové řízení diskové paměti s pružným magnetickým diskem.

Dosud známá zapojení řídicích jednotek pro řízení diskové paměti s pružným magnetickým diskem jsou řešena tak, že provádějí autonomně řízení operací diskové paměti. Z toho důvodu obsahují buď samostatný řídicí procesor nebo speciální obvody různého stupně integrace, které řídí veškeré operace diskové paměti. Nevýhodou těchto zapojení je velká rozsáhlost řídicích jednotek nebo potřeba nákladných speciálních obvodů velké integrace.

Uvedené nevýhody odstraňuje zapojení řídicích obvodů pro mikroprogramové řízení diskové paměti s pružným magnetickým diskem podle vynálezu, jehož podstatou je, že skupiny adresových vstupů první až třinácté čtyřbitové sekce paměti typu ROM tvoří současně skupinu adresových vstupů zapojení, čtveřice datových výstupů první až dvanácté čtyřbitové sekce paměti typu ROH tvoří současně první až čtyřicátý osmý datový výstup zapojení, čtvrtý datový výstup šesté čtyřbitové sekce paměti typu ROH je dále připojen na datový vstup prvního klopného obvodu typu D, první datový výstup třinácté čtyřbitové sekce paměti typu ROH je připojen na vstup jedenáctého invertoru, přes první odpor na kladný pól zdroje elektrické energie a tvoří současně čtyřicátý devátý datový výstup zapojení, druhý datový výstup třinácté čtyřbitové sekce paměti typu ROM je připojen na vstup třináctého invertoru, přes druhý odpor na kladný pól zdroje elektrické energie a tvoří současně padesátý drtový výstup zapojení, třetí datový výstup třinácté čtyřbitové sekce paměti typu ROM je připojen na vstup čtrnáctého invertoru, přes třetí odpor na kladný pól zdroje elektrické energie a tvoří současně padesátý první datový výstup zapojení, ětvrtý datový výstup třinácté Čtyřbitové sekce paměti typu ROM je připojen na vstup patnáctého invertoru, přes čtvrtý odpor na kladný pól zdroje elektrické energie a tvoří současně padesátý druhý datový výstup zapojení, hodinový vstup prvního klopného obvodu typu D tvoří současně hodinový vstup zapojení, přímý výstup prvního klopného obvodu typu D tvoří současně výběrový výstup zapojení, inverzní výstup prvního klopného obvodu typu D je připojen na výběrový vstup první až třinácté čtyřbitové sekce paměti typu ROM, první vstup prvního dvouvstupového obvodu typu negace logického součinu tvoří současně třetí řídicí vstup zapojení, výstup prvního dvouvstupového obvodu typu negace logického součinu je připojen přes čtvrtý invertor na druhý vstup prvního až sedmého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem, první vstup prvního čtyřvstupového obvodu typu negace logického součinu je připojen na výstup prvního invertoru, jehož vstup tvoří současně jedenáctý řídicí vstup zapojení, druhý vstup prvního čtyřvstupového obvodu typu negace logického součinu tvoří současně dvanáctý řídicí vstup zapojení, třetí vstup prvního čtyřvstupového obvodu typu negace logického součinu je připojen na výstup druhého invertoru, jehož vstup tvoří současně třináctý řídicí vstup zapojení, čtvrtý vstup prvního čtyřvstupového obvodu typu negace logického součinu tvoří současně čtrnáctý řídicí vstup zapojení, výstup prvního čtyřvstupového obvodu typu negace logického součinu je připojen přes třetí invertor na první vstup druhého dvouvstupového obvodu typu negace logického součinu a na druhý vstup prvního dvouvstupového obvodu typu negace logického součinu, tvořící současně osmý řídicí výstup zapojení, druhý vstup druhého dvouvstupového obvodu typu negace logického součinu tvoří současně patnáctý řídicí vstup zapojení, výstup druhého dvouvstupového obvodu typu negace logického součinu je připojen přes pátý invertor na druhý vstup třetího dvouvstupového obvodu typu negace logického součinu, jehož první vstup tvoří současně čtvrtý vstup zapojení, výstup pátého invertoru je dále připojen na druhý vstup dvanáctého až čtrnáctého a šestého až osmého dvouvstupového obvodu typu negace logického součinu, datový vstup druhého klopného obvodu typu D tvoří současně první řídicí vstup zapojení, inverzní výstup druhého klopného obvodu typu D je připojen na druhý a třetí vstup druhého čtyřvstupového obvodu typu negace logického součinu, datový vstup třetího klopného obvodu typu D tvoří současně druhý řídicí vstup zapojení, inverzní výstup tře-ího klopného obvodu typu D je připojen na čtvrtý vstup druhého čtyřvstupového obvodu typu negace logického součinu, výstup třetího dvouvstupového obvodu typu negace logického součinu je připojen na první vstup druhého čtyřvstupového obvodu typu negace logického součinu a přes sedmý invertor na hodinový vstup druhého a třetího klopného obvodu typu D, výstup druhého čtyřvstupového obvodu typu negace logického součinu je připojen na první vstup čtvrtého dvouvstupového obvodu typu negace logického součinu a tvoří současně spouštěcí výstup zapojení,, výstup čtvrtého dvouvstupového obvodu typu negace logického součinu je připojen na první vstup pátého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na druhý vstup čtvrtého dvouvstupového obvodu typu negace logického součinu a tvoří současně volicí výstup zapojení, první vstup dvanáctého dvouvstupového obvodu typu negace logického součinu tvoří současně desátý řídicí vstup zapojení, výstup dvanáctého dvouvstupového obvodu typu negace logického součinu tvoří současně pátý řídicí výstup zapojení, první vstup třináctého dvouvstupového obvodu typu negace logického součinu tvoří současně osmý řídicí vstup zapojení, výstup třináctého dvcuvstupového obvodu typu negace logického součinu tvoří současně první řídicí výstup zapojení, první vstup čtrnáctého dvouvstupového obvodu typu negace logického součinu tvoří současně sedmý řídicí vstup zapojení, výstup čtrnáctého dvouvstupového obvodu typu negace logického součinu je připojen na první vstup patnáctého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na první vstup šestnáctého dvouvstupového obvodu typu negace logického součinu, první vstup šestého dvouvstupového obvodu typu negace logického součinu tvoří současně šestý řídicí vstup zapojení, výstup šestého dvouvstupového obvodu typu negace logického součinu je připojen na druhý vstup šestnáctého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na druhý vstup patnáctého dvouvstupového obvodu typu negace logického součinu a tvoří současně druhý řídicí výstup zapojení, první vstup sedmého dvouvstupového obvodu typu negace logického součinu tvoří současně pátý řídicí vstup zapojení, výstup sedmého dvouvstupového obvodu typu negace logického součinu je připojen na datový vstup prvního monostabilního klopného obvodu, jehož výstup je připojen na první vstup třetího dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem, na druhý vstup pátého dvouvstupového obvodu typu negace logického součinu a na vstup osmého invertoru, jehož výstup tvoří současně třetí řídicí výstup zapojení, první vstup osmého dvouvstupového obvodu typu negace logického součinu tvoří současně devátý řídicí vstup zapojení, výstup osmého dvouvstupového obvodu typu negace logického součinu je připojen na datový vstup druhého monostabilního klopného obvodu, jehož výstup je připojen na první vstup pátého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem, první vstup prvního dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem tvoří současně druhý stavový vstup zapojení, výstup prvního dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem tvoří současně první stavový výstup zapojení, první vstup druhého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem tvoří současně třetí stavový vstup zapojení, výstup druhého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem tvoří současně druhý stavový výstup zapojení, výstup třetího dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem tvoří současně třetí stavový výstup zapojení, první vstup čtvrtého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem tvoří současně pátý stavový vstup zapojení, výstup čtvrtého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem tvoří současně čtvrtý stavový výstup zapojení, výstup pátého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem tvoří současně pátý stavový výstup zapojení, vstup devátého invertoru tvoří současně první stavový vstup zapojení, výstup devátého invertoru je připojen na první vstup šestého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem, jehož výstup tvoří současně šestý stavový výstup zapojení, vstup desátého invertoru tvoří současně čtvrtý stavový vstup zapojení, výstup desátého invertoru je připojen na první vstup sedmého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem, jehož výstup tvoří současně sedmý stavový výstup zapojení, výstup jedenáctého invertoru je připojen na druhý vstup devátého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na hodinový vstup čtvrtého klopného obvodu typu D, vstup dvanáctého invertoru tvoří současně ovládací vstup zapojení, výstup dvanáctého invertoru je připojen na datový vstup čtvrtého až šestého klopného obvodu typu D, výstup třináctého invertoru je připojen na druhý vstup desátého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na hodinový vstup pátého klopného obvodu typu D, výstup čtrnáctého invertoru je připojen na druhý vstup jedenáctého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na hodinový vstup šestého klopného obvodu typu D, výstup patnáctého invertoru je připojen na druhý vstup osmého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem, jehož výstup tvoří současně devátý řídicí výstup zapojení, vstup šestnáctého invertoru tvoří současně synchronizační vstup zapojení, výstup šestnáctého invertoru je připojen na první vstup devátého až jedenáctého dvouvstupového obvodu typu negace logického součinu a na první vstup osmého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem, inverzní výstup čtvrtého klopného obvodu typu D tvoří současně šestý řídicí výstup zapojení, inverzní výstup pátého klopného obvodu typu D tvoří současně sedmý řídicí výstup zapojení, přímý výstup šestého klopného obvodu typu D je připojen na vstup šestého invertoru, jehož výstup tvoří současně čtvrtý řídicí výstup zapojení. Datový vstup sedmého klopného obvodu typu D tvoří současně šestnáctý řídicí vstup zapojení, kdežto jeho přímý výstup je připojen na vstup sedmnáctého invertoru, jehož výstup tvoří současně adresový výstup zapojení a výstup sedmého invertoru je dále připojen na hodinový vstup sedmého klopného obvodu typu D.

Výhodou zapojení podle vynálezu je podstatné zjednodušení technických prostředků pro řízení diskové paměti s pružným diskem, čímž se dosáhne snížení nákladů a zmenšení rozměrů bez nutnosti použití drahých obvodů velké integrace. Zapojení využívá hiavního procesoru, který v systému na úrovni mikroprogramů současně vykonává funkci řízení diskové paměti s pružným magne tickým disken i.

Příklad zapojení řídicích obvodů pro mikroprograrnové řízení diskové paměti s pružným magnetickým diskem podle vynálezu je znázorněn na připojených výkresech, na nichž obr. la až Id představuje schéma zapojení, obr. 2 časový diagram mikroinstrukce v paměti typu ROM a obr. 3 časový diagram časového zdroje.

Skupina adresových vstupů 52 až 64 první až třinácté čtyřbitové sekce R9M1 až ROMU paměti typu ROM pro signály MAO až MA8 tvoří současně skupinu adresových vstupů 20 zapojení pro připojení na nezuázorriěný procesor. První až čtvrtý datový výstup 101 až 104 první čtyřbitové sekce R0M1 paměti typu ROM pro signály AGO až AC3 tvoří současně první až čtvrtý datový výstup 011 až 014 zapojení pro připojení na procesor. První až třetí datový výstup 105 až 107 druhé čtyřbitové sekce R0M2 paměti typu ROM pro signály AC4 až ACS tvoří současně pátý až sedmý datový výstup 015 až 0.17 zapojení pro připojení na procesor. Čtvrtý datový výstup 108 druhé čtyřbitové sekce R0M2 paměti typu ROM pro signál ÍHC tvoří současně osmý datový výstup 018 zapojení pro připojení na procesor. První až čtvrtý datový výstup 109 až 112 třetí čtyřbitové sekce ROMŮ paměti typu ROM pro signály FO až F3 tvoří současně devátý až dvanáctý datový výstup 019 až 022 zapojení pro připojení na procesor. První datový výstup 113 čtvrté čtyřbitové sekce R0M4 paměti typu ROM pro signál SETPX tvoří současně třináctý datový výstup 023 zapojení pro připojení na procesor. Druhý datový výstup 114 čtvrté čtyřbitové sekce R0M4 paměti typu ROM pro signál Mil—14 tvoří současně čtrnáctý datový výstup 024 zapojení pro připojení na procesor.- Třetí datový výstup 115 čtvrté čtyřbitové sekce R0M4 paměti typu ROM pro signál STAR tvoří současně patnáctý datový výstup 025 zapojení pro připojení na procesor. Čtvrtý datový výstup 116 čtvrté čtyřbitové sekce R0M4 paměti typu ROM pro signál Z/C tvoří současně šestnáctý datový výstup 028 zapojení pro připojení na procesor. První až třetí datový výstup 117 až 119 páté čtyřbitové sekce R0M5 paměti typu ROM pro signály PO až P2 tvoří současně sedmnáctý až devatenáctý datový výstup Í127 až 023 zapojení pro připojení na procesor. Čtvrtý datový výstup 120 páté čtyřbitové sekce R0M5 paměti typu ROM pro signál BAS tvoří současně dvacátý datový výstup 030 zapojení pro připojení na procesor. První datový výstup 121 šesté čtyřbitové sekce ROMB paměti typu ROM pro signál OUT tvoří současně dvacátý první datový výstup 031 zapojení pro připojení na procesor. Druhý datový výstup 122 šesté čtyřbitové sekce R0M6 paměti typu ROM pro signál INP tvoří současně dvacátý druhý datový výstup 032 zapojení pro připojení na procesor. Třetí datový výstup 123 šesté čtyřbitové sekce ROMB paměti typu ROM pro signál CS tvoří současně dvacátý třetí datový výstup 033 zapojení pro připojení na procesor. Čtvrtý datový výstup 124 šesté čtyřbitové sekce ROMB paměti typu ROM pro signál S0/S1 je připojen na datový vstup 39 prvního klopného obvodu DO1 typu D a tvoří současně dvacátý čtvrtý datový výstup 034 zapojení pro připojení na procesor. První až čtvrtý datový výstup 125 až 140 sedmé až desáté čtyřbitové sekce R0M7 až ROMlfl paměti typu ROM pro signály KO až K15 tvoří současně dvacátý pátý až čtyřicátý datový výstup 035 až 050 zapojení pro připojení na procesor. První až čtvrtý datový výstup 141 až 144 jedenácté čtyřbitové sekce ROMU paměti typu ROM pro signály FO až F3 tvoří současně čtyřicátý první až čtyřicátý čtvrtý datový výstup 051 až 054 zapojení pro připojení na procesor. První až třetí datový výstup 145 až 147 dvanácté čtyřbitové sekce R0M12 paměti typu ROM pro signály F4 až F6 tvoří současně čtyřicátý pátý až čtyřicátý sedmý datový výstup 035 až 057 zapojení pro připojení na procesor. Čtvrtý datový výstup 148 dvanácté čtyřbitové sekce R0M12 paměti typu ROM pro signál DEC tvoří současně čtyřicátý osmý datový výstup 058 zapojení pro připojení na procesor. První datový výstup 149 třinácté čtyřbitové sekce R0M13 paměti typu ROM pro signál WMS je připojen na vstup jedenáctého invertoru INU, přes první odpor R1 na kladný pól zdroje elektrické energie a tvoří současně čtyřicátý devátý datový výstup 059 zapojení pro připojení na procesor. Druhý datový výstup 150 třinácté čtyřbitové sekce R0M13 paměti typu ROM pro signál ŠEK je připojen na vstup třináctého invertoru IN13, přes druhý odpor R2 na kladný pól zdroje elektrické energie a tvoří současně padesátý datový výstup 060 zapojení pro připojení na procesor. Třetí datový výstup 151 třinácté čtyřbitové sekce R0M13 paměti typu ROM pro signál WRE je připojen na vstup čtrnáctého invertoru IN14, přes třetí odpor R3 na kladný pól zdroje elektrické energie a tvoří současně padesátý první datový výstup 081 zapojení pro připojení na procesor. Čtvrtý datový výstup 152 třinácté čtyřbitové sekce R0M13 paměti typu ROM pro signál CFL je připojen na vstup patnáctého invertoru IN15, pres čtvrtý odpor R4 na kladný pól zdroje elektrické energie a tvoří současně padesátý druhý datový výstup 062 zapojení pro připojení na procesor. Hodinový vstup 40 prvního klopného obvodu DO1 typu D pro signál CLK1 tvoří současně hodinový vstup 17 zapojení pro připojení na procescr. Přímý výstup 070 prvního klopného obvodu DO1 typu D pro signál SÓ tvoří současně výběrový výstup 010 zapojení pro připojení na procesor. Inverzní výstup 971 prvního klopného obvodu DO1 typu D pro signál Š1 je připojen na výběrový vstup 26 až 38 první až třinácté čtyřbitové sekce R0M1 až ROMU paměti typu ROM. První vstup prvního dvouvstupového obvodu MSI typu negace logického součinu pro signál ŘO3 tvoří současně třetí vstup 3 zapojení pro připojení na procesor. Výstup prvního dvouvstupového obvodu NS1 typu negace logického součinu je připojen přes čtvrtý invertor IN4 pro signál SCR3 na druhý vstup prvního až sedmého dvouvstupového obvodu NSOl až NSO7 typu negace logického součinu s otevřeným kolektorem. První vstup prvního čtyřvstupového obvodu NSC1 typu negace logického součinu je připojen na výstup prvního invertoru INI, jehož vstup pro signál V(12) tvoří současně jedenáctý řídicí vstup 11 zapojení pro připojení na procesor. Druhý vstup prvního čtyřvstupového obvodu NSW typu negace logického součinu pro signál V(13) tvoří současně dvanáctý řídicí vstup 12 zapojení pro připojení na procesor. Třetí vstup prvního čtyřvstupového obvodu NSC1 typu negace logického součinu je připojen na výstup druhého invertoru IN2, jehož vstup pro signál V(14) tvoří současně třináctý řídicí vstup 13 zapojení pro připojení na procesor. Čtvrtý vstup prvního čtvřvstupového obvodu NSW. typu negace logického součinu pro signky V (.15) tvoří současně čtrnáctý řídicí vstup 14 zapojení pro připojení na procesor. Výstup , prvního čtyřvstupového obvodu NSW. typu negace logického součinu je připojen přes třetí invertor IN3 na první vstup druhého dvouvstupového obvodu NS2 typu negace logického součinu a na druhý vstup prvního dvouvstupového obvodu NS1 typu negace logického součinu, tvořící pro signál SC současně osmý řídicí výstup 06 zapojení pro připojení na néznázorněné datové obvody. Druhý vstup druhého dvouvstupového obvodu NS2 typu negace logického součinu pro signál RBIT tvoří současně patnáctý řídicí vstup 15 zapojení pro připojení na procesor. Výstup druhého dvouvstupového obvodu NS2 typu negace logického součinu je připojen přes pátý invertor INS pro signál SCRB na druhý vstup třetího dvouvstupového obvodu NS3 typu negace logického součinu, jehož první vstup pro signál V(3) tvoří současně čtvrtý vstup 4 zapojení pro připojení na procesor. Výstup pátého invertoru INS je dále připojen na druhý vstup dvanáctého až čtrnáctého a šestého až osmého dvouvstupového obvodu NS12 až NS14 a NS6 až NS8 typu negace logického součinu. Datový vstup 41 sedmého klopného obvodu DO7 typu D pro signál V(2) tvoří současně šestnáctý řídicí vstup 10 zapojení pro připojení na procesor. Přímý výstup 072 sedmého klopného obvodu DO7 typu D je připojen na vstup sedmnáctého invertoru IN17, jehož výstup pro signál HS tvoří současně adresový výstup 082 zapojení pro připojení na neznázorněnou první až čtvrtou diskovou paměť. Datový vstup 42 druhého klopného obvodu DO2 typu D pro signál V(0) tvoří současně první řídicí vstup 1 zapojení pro připojení na procesor. Přímý vstup 073 druhého_klopného obvodu DO2 typu D pro signál YO je připojen na druhý vstup třetího a pátého čtyřvstupového obvodu NSG3 a NSC5 typu negace logického součinu. Inverzní výstup 074 druhého klopného obvodu D02 typu D pro signál YO je připojen na druhý a třetí vstup druhého a čtvrtého čtyřvstupového obvodu NSC2 a NSG4 typu negace logického součinu. Datový vstup 43 třetího klopného obvodu DOS typu D pro signál V(l) tvoří současně druhý řídicí vstup 2 zapojení pro připojení na procesor. Přímý výstup 075 třetího klopného obvodu DO3 typu D pro signál Y1 je připojen na čtvrtý vstup pátého a na třetí a čtvrtý vstup šestého čtyřvstupového obvodu NSC4 a NSC5 typu negace logického součinu. Inverzní výstup 078 třetího klopného obvodu W?i typu .D pro signál Y1 je připojen na čtvrtý vstup druhého a na třetí a čtvrtý vstup třetího čtyřvstupového obvodu NSC2 a NSC3 typu negace logického součinu. Výstup třetího dvouvstupového obvodu NS3 typu negace logického součinu je připojen na první vstup druhého až pátého čtvřvstupového obvodu NSC2 až NSC5 tvpu negace Iogickéhou součinu a přes sedmý inevrtor na hodinový vstup 431 druhého, břetího a sedmého klopného obvodu 002, DO?, D07 typu D. Výstup druhého čtyřvstupového obvodu NSC2_typu negace logického součinu pro signál SÉO je připojen na první vstup čtvrtého dvouvstupového obvodu NS4 tvpu negace logického součinu a tvoří současně první spouštěcí výstup 083 zapojení pro připojení na první diskovou paměť. Výstup třetího čtyřvstupového obvodu NSC3 typu negace logického součinu pro signál ŠEÍ je připojen na první vstup sedmnáctého dvouvstupového obvodu NS17 ^fypu negace logického součinu a tvoří současně druhý spouštěcí výstup 034 zapojení pro připojení na druhou diskovou paměť. Výstup čtvrtého čtyřvstupového obvodu NSC4 typu negace logického součinu pro signál SE2 je připojen na první vstup devatenáctého dvouvstupového obvodu NS19 typu negace logůckého součinu a tvoří současně třetí spouštěcí výstup 085 zápolení pro připojení ds třetí diskovou parné’’. Výstup pátého čtyřvstupového obvodu NSC5 typu negace logického součinu pro signál SE3 je připojen na první vstup dvacátého prvního dvouvstupového obvodu NS21 typu negace logického součinu a tvoří současně čtvrtý spouštěcí výstup 086 zapojení pro připojení na čtvrtou diskovou paměť. Výstup čtvrtého dvouvstupového obvodu NS4 typu negace logického součinu je připojen na první vstup pátého dvouvstupového obvodu NES typu negace logického součinu, jehož výstup pro signál MOO je připojen na druhý vstup čtvrtého dvouvstupového obvodu NS4 typu negace logického součinu a tvoří současně první volicí výstup 087 zapojení pro připojení na první diskovou paměť. Výstup sedmnáctého dvouvstupového obvodu NS17 typu negace logického součinu je připojen na první vstup osmnáctého dvouvstupového obvodu NS18 typu negace logického součinu, jehož výstup pro signál M01 je připojen na druhý vstup sedmnáctého dvouvstupového obvodu NS17 typu negace logického součinu a tvoří současně druhý volicí výstup 088 zapojení pro připojení na druhou diskovou paměť. Výstup devatenáctého obvodu NS19 typu negace logického součinu je připojen na první vstup dvacátého dvouvstupového obvodu NS20, jehož výstup pro signál M02 je připojen na druhý vstup devatenáctého dvouvstupového obvodu NS19 typu negace logického součinu a tvoří současně třetí volicí výstup 089 zapojení pro připojení na třetí diskovou paměť. Výstup dvacátého prvního dvouvstupového obvodu NS21 typu negace logického součinu je připojen na první vstup dvacátého druhého dvouvstupového obvodu NS22 typu negace logického součinu, jehož výstup pro signál M03 je připojen na druhý vstup dvacátého prvního dvouvstupového obvodu NS21 typu negace logického součinu a tvoří současně čtvrtý volicí výstup 099 zapojení pro připojení na čtvrtou diskovou paměť. První vstup dvanáctého dvouvstupového obvodu NS12 typu negace logického součinu pro signál V(9) tvoří současně desátý řídicí vstup 10 pro připojení na procesor. Výstup dvanáctého dvouvstupového obvodu NS12 typu negace logického součinu pro signál FR tvoří současně pátý řídicí výstup 05 zapojení pro připojení na první až čtvrtou diskovou paměť. První vstup třináctého dvouvstupového obvodu NS13 typu negace logického součinu pro signál V(7j tvoří současně osmý řídicí vstup 8 zapojení pro připojení na procesor. Výstup třináctého dvouvstupového obvodu NS13 typu negace logického součinu pro signál ST tvoří současně první řídicí výstup 01 zapojení pro připojení na první až čtvrtou diskovou pamět. První vstup čtrnáctého dvouvstupového obvodu NS14 typu negace logického součinu pro signál V(6) tvoří současně sedmý řídicí vstup 7 zapojení pro připojení na procesor. Výstup čtrnáctého dvouvstupového obvodu NS14 typu negace logického součinu je připojen na první vstup patnáctého dvouvstupového obvodu NS15 typu negace logického součinu, jehož výstup je připojen na první vstup šestnáctého dvouvstupového obvodu NS16 typu negace logického součinu. První vstup šestého dvouvstupového obvodu NS6 typu negace logického součinu pro signál V(5) tvoří současně šestý řídicí vstup 6 zapojení pro připojení na procesor. Výstup šestého dvouvstupového obvodu NS6 typu negace logického součinu je připojen na druhý vstup šestnáctého dvouvstupového obvodu NS16 typu negace logického součinu, jehož výstup pro signál SD je připojen na druhý vstup patnáctého dvouvstupového obvodu NS15 typu negace logického součinu a tvoří současně druhý řídicí výstup 02 zapojení pro připojení na první až čtvrtou diskovou paměť. První vstup sedmého dvouvstupového obvodu NS7 typu negace logického součinu pro signky V(4) tvoří současně pátý řídicí vstup 5 zapojení pro připojení na procesor. Výstup sedmého dvouvstupového obvodu NS7 typu negace logického součinu je připojen na datový vstup 44 prvního monostabilního klopného obvodu M01, jehož výstup 077 pro signál HL je připojen na první vstup třetího dvouvstupového obvodu NS03 typu negace logického součinu s otevřeným kolektorem, na druhý vstup pátého, osmnáctého, dvacátého a dvacátého druhého dvouvstupového obvodu NS5, NS18, NS20, NS22 typu negace logického součinu a na vstup osmého invertoru IN8, jehož výstup pro signál HL tvoří současně třetí řídící vstup 03 zapojení pro připojení na první až čtvrtou diskovou pamět. První vstup osmého dvouvstupového obvodu NS8 typu negace logického součinu pro signál V(8) tvoří současně devátý řídicí vstup 9 zapojení pro připojení na procesor. Výstup osmého dvouvstupového obvodu NS8 typu negace logického součinu je připojen na datový vstup 45 druhého monostabilního klopného obvodu M02, jehož výstup 078 pro signál TIME je připojen na první vstup pátého dvouvstupového obvodu NS05 typu negace logického vstup prvního dvouvstupového obvodu NSOl typu negace logického součinu s otevřeným kolektorem pro signál IX tvoří současně druhý stavový vstup 22 zapojení pro připojení na první až čtvrtou diskovou paměť. Výstup prvního dvouvstupového obvodu NSOl typu negace logického součinu s otevřeným kolektorem pro signál E(0) tvoří současně první stavový výstup 063 zapojení pro připojení na procesor. První vstup druhého dvouvstupového obvodu NS02 typu negace logického součinu s otevřeným kolektorem pro signál TO tvoří současně třetí stavový vstup 23 zapojení pro připojení na první až čtvrtou diskovou paměť. Výstup druhého dvouvstupového obvodu NS02 typu negace logického součinu s otevřeným kolektorem pro signál E (l j tvoří současně druhý stavový výstup 064 zapojení pro při256805 pojení na procesor. Výstup třetího dvouvstupového obvodu NSO3 typu negace logického součinu s otevřeným kolektorem pro signál E(2) tvoří současně třetí stavový výstup OS5 zapojení pro připojení na procesor. První vstup čtvrtého dvouvstupového obvodu NSD4 typu negace logického součinu s otevřeným kolektorem pro signál FW tvoří současně pátý stavový vstup 25 zapojení pro připojení na první až čtvrtou diskovou paměť. Výstup čtvrtého dvouvstupového obvodu NSO4 typu negace logického součinu s otevřeným kolektorem pro signál E( 3) tvoří současně čtvrtý stavový výstup 066 zapojení pro připojení na procesor. Výstup dvouvstupového obvodu NS05 typu negace logického součinu s otevřeným kolektorem pro signál E(4) tvoří současně pátý stavový výstup 067 zapojení pro připojení na procesor. Vstup devátého inveríoru IN9 pro signál RDÝ tvoří současně první stavový vstup 21 zapojení pro připojení na první až čtvrtou diskovou paměť. Výstup devátého invertoru IN9 je připojen na první vstup šestého dvouvstupového obvodu NS06 typu negace logického součinu s otevřeným kolektorem, jehož výstup pro signál E(8) tvoří současně šestý stavový výstup 068 zapojení pro připojení na procesor. Vstup desátého invertoru INlfJ pro signál WP tvoří současně čtvrtý stavový vstup ?A zapojení pro připojení na první až čtvrtou diskovou paměť. Výstup desátého invertoru IN10 je připojen na první vstup sedmého dvouvstupového obvodu NS07 typu negace logického součinu s otevřeným kolektorem, jehož výstup pro signál E(9) tvoří současně sedmý stavový výstup 069 zapojení pro připojení na procesor. Výstup jedenáctého invertoru INU je připojen na druhý vstup devátého dvouvstupového obvodu NS9 typu negace logického součinu, jehož výstup je připojen na hodinový vstup 47 čtvrtého klopného obvodu D04 typu D. Vstup dvanáctého invertoru IN12 pro signál FÓ tvoří současně ovládací vstup 19 zapojení pro připojení na procesor. Výstup dvanáctého invertoru IN1.2 je připojen na datový vstup 46, 48, 50 čtvrtého až šestého klopného obvodu D04 až DOB typu D. Výstup třináctého invertoru IN13 je připojen na druhý vstup desátého dvouvstupového obvodu NSW typu negace logického součinu, jehož výstup je připojen na hodinový vstup 49 pátého klopného obvodu DOS typu D. Výstup čtrnáctého invertoru IN14 je připojen na druhý vstup jedenáctého dvouvstupového obvodu NS11 typu negace logického součinu, jehož výstup je připojen na hodinový vstup 51 šestého klopného obvodu DOB typu. D. Výstup patnáctého invertoru IN15 je připojen na druhý vstup osmého dvouvstupového obvodu NSÚ8 typu negace logického součinu s otevřeným kolektorem, jehož výstup pro signál CF tvoří současně devátý řídicí výstup 09 zapojení pro připojení na datové obvody. Vstup šestnáctého invertoru ΪΝ1Β pro signál TB tvoří současně synchronizační vstup 18 zapojení pro připojení na procesor. Výstup šestnáctého invertoru IN1B je připojen na první vstup devátého až jedenáctého dvouvstupového obvodu NS9 až NS11 typu negace logického součinu a na první vstup osmého dvouvstupového obvodu NS08 typu negace logického součinu s otevřeným kolektorem. Inverzní výstupy 079 čtvrtého klopného obvodu D04 typu D pro signál WM tvoří současně šestý řídicí výstup OS zapojení pro připojení na datové obvody. Inverzní výstup 080 pétého klopného obvodu DOS typu D pro signál SEEK tvoří současně sedmý řídicí výstup 07 zapojení pro připojení na datové obvody. Přímý výstup 081 šestého klopného obvodu DOS typu D je připojen na vstup šestého invertoru IN8, jehož výstup pro signál WĚ tvoří současně čtvrtý řídicí výstup 04 zapojení pro připojení na datové obvody a na první až čtvrtou diskovou paměť.

Řídicí obvody jsou svými vstupy a výstupy spojeny za prvé s procesorem počítače, přičemž tento procesor musí být schopen pracovat na úrovni mikroinstrukcí s dostatečně rychlým cyklem mikroinstrukcí. Procesor obsahuje běžně svoji vlastní řídicí mikroprogramovou paměť, jako první sekci EQ, v níž jsou pevně uloženy mikroprogramy pro řízení běžných operací procesoru. Druhá sekce SI mikroprogramové paměti je obsažena v řídicích obvodech a jsou v ní uloženy mikroprogramy pro řízení diskové paměti. Za druhé jsou řídicí obvody svými vstupy a výstupy spojeny s datovými obvodu a s vlastní diskovou pamětí, která může být jedna nebo více. V popsaném zapojení je počítáno s řízením čtyř diskových pamětí.

Řídicí obvody jsou spojeny s procesorem pomocí signálů, kde signály V(0] až V(15] jsou příkazy a adresace diskových jednotek. Z toho V(0] a V(l) představuje adresu jednotky O až 3, V(2) adresu povrchu disku O, 1, V (3) výběr jednotky a povrchu disku, V(4] buzení motoru a přiklopení hlavy ve vybrané jednotce, V(5) nastavení směru vzad, V(6) nastavení směru vpřed, V(7] krok o jednu stopu v nastaveném směru, V(8] nastavení času sektoru, V(9] rušení chyby zápisu, V(12) až V (15) adresa, skupiny diskových pamětí. Signál RBIT znamená řídicí signál pro spuštění operace, R03 řídicí signál přerušovací adresy, CLK1 hodinový signál, TB řídicí časový signál. FO signál přenosového bitu, MAO až MA8 adresu mikroprogramové paměti. Sivnály Ě(0 až 4, 8, 9) znamenají zpětné hlášení o stavu probíhající operace. Z toho E(0) představuje index, E(l) stopu 00, E(2) hlava překlopena, E(3] chybu zápisu, E(4) aktivní

5¢805 čas sektoru, E(8) připravenost diskové paměti, E(9J disk je chráněn proti zápisu. Signály na výstupech 011 až 060 zapojeni jsou signály mikroinstrukce (obr. 2], vysílané z řídicích obvodů do procesoru. Signál SO aktivuje sekci SO řídicí mikroprogramové paměti procesoru.

Dále jsou řídicí obvody spojeny s datovými obvody pomocí signálů WM, který představuje zápis missingového slova, ŠEĚK hledání missingového slova, WE zápis datového slova, SC výběrový kód, to je adresa skupiny disků, CF signál pro synchronizaci datového kanálu.

S vlastní skupinou diskových pamětí jsou řídicí obvody spojeny pomocí signálů RDY, který znamená připravenost paměti, IX index, TO stopu 00, WP chráněný disk, FW chybu zápisu, SĚO až ŠEf3 výběrový signál, který vybere jednu ze čtyř diskových pamětí, MOÓ až MO3 buzení motorů v diskových pamětech^ ST krok o jednu stopu v daném směru, SD volbu směru krokování, a sice je-li ŠD = 0 vpřed, jeli SD = 1 vzad, HL přiklopení hlavy, WĚ aktivace zápisového kanálu, FŘ rušení chybového stavu, HS adresa jednoho ze dvou povrchů disku.

Řídicí obvody obsahují již zmíněnou sekci SI mikroprogramové paměti, ve které jsou uloženy mikroprogramy pro řízení skupiny diskových pamětí s pružným magnetickým diskem. Tyto mikroprogramy jsou sestaveny z mikroinstrukce, jejíž skladba je znázorněna na obr. 2. Mikroinstrukce má šest polí po osmi bitech a sedmé pole čtyřbitové. V prvním poli je řízení následující adresy mikroprogramu AC0 až AC6 a řízení hodinových impulsů IHC. Ve druhém poli je řízení stavové logiky FCO až FC3, řízení instrukční sběrnice SEPTX, Cil až M14 a řízení paměti procesoru signály Z./C, STAR. Ve třetím poli je ovládání multiplexoru stavů pomocí bitů P2, Pl, PO, řízení adresy báze BASE, řízení výstupu OUT, řízení rychlého kanálu CS, INP a řízení sekcí mikroprogramové paměti pomocí bitu S0/S1. Ve čtvrtém a pátém poli je šestnáctibitová konstanta KO až K15, která může být ve třech funkcích podle jednoho ze tří zvolených formátů mikroinstrukce. Konstanta může znamenat vstupní data pro aritmetickou a logickou jednotku procesoru, šestnáctibitové řídicí slovo pro řízení vstupu, výstupu a přerušení nebo pomocnou dekadickou konstantu pro dekadické operace. Jeden z těchto tří formátů je zvolen pomocí kódu operace FO až F6 a příznakového bitu DEC. V sedmém poli je uloženo čtyřbitové řídicí slovo pro ovládání řídicích obvodů diskové paměti. První bit WMS řídí zápis missingového Slova na pružný magnetický disk. Druhý bit ŠEK řídí hledání missingového slova na pružném magnetickém disku. Třetí bit WRĚ řídí zápis dat na disk. Čtvrtý bit CLF řídí přenos dat mezi procesorem a datovými obvody disku.

Po připojení napájecího zdroje začne časový zdroj procesoru generovat řídicí časové signály podle obr. 3, z nichž signály ČLK1 a TB jsou zavedeny na vstupy řídicích obvodů, takže zahájení první mikroinstrukce bude probíhat synchronně s časovým zdrojem. První mikroinstrukce bude přečtena ze sekce SI v řídicích obvodech na základě adresy nastavené na skupině vstupů 20. Přečtená mikroinstrukce, která je uspořádána podle obr. 2, je na všech datových výstupech paměti mikroprogramu přítomna v čase T3 podle obr. 3. V čase T4 se signálem TB nastaví výchozí stav výstupních signálů WM, SEEK, WE, CF. Po nastavení výchozího stavu přijde mikroprogram do sekce SO pomocí bitu S0/S1 mikroinstrukce a signálu SO. V sekci SO začne opakovaně probíhat základní mikroinstrukční cyklus. Procesor může nyní vysílat příkazy pro operace s diskovou pamětí. Tyto příkazy jsou předávány do řídicích obvodů dvojím způsobem. První způsob řízení spočívá v tom, že procesor nastaví adresu skupiny diskových pamětí pomocí signálů V [12 až 15), adresu žádané diskové paměti ve skupině pomocí signálů V(0 až 2) a vlastní příkaz, například příkaz k provedení jednoho kroku vystavovacího mechanismu signálem V(7). Následující řídicí impuls signálu RBIT způsobí v řídicích obvodech vybuzení odpovídajícího signálu ŠT a tím provedení kroku o jednu stopu v daném směru. Druhý způsob řízení spočívá v tom, že procesor předá řízení do sekce SI řídicí mikroprogramové paměti, obsažené v řídicích obvodech prostřednictvím signálu CLK1. Na příslušné adrese v sekci SI začíná prqváděcí mikroprogram požadované operace, na příklad operace zápisu adresového pole na pružný magnetický disk. Čtený mikroprogram rozloží požadovanou operaci na sérii elementárních příkazů, vysílaných do diskové paměti, v tomto případě provede zápis missingu pomocí signálu WMS a výstupního signálu WM,, v dalších krocích provede řízení a synchronizaci zápisu dat na disk pomocí signálů WE, CF. Zpětné hlášení o stavu prováděné operace je předáváno z řídicích obvodů do procesoru pomocí signálů É(0 až 4, 8, 9). Po řízení předáno zpět do sekce SO pomocí signálu S0/S1 mikroinstrukce a signálu SČL Obdobně jsou provedeny všechny další operace diskové paměti.

Vynálezu lze použít k řízení jedné nebo více diskových pamětí s pružným magnetickým diskem.

Claims (2)

1. Zapojení řídicích obvodů pro mikroprogramové řízení diskové paměti s pružným magnetickým diskem s pamětí typu ROM a logickými obvody, vyznačené tím, že skupiny adresových vstupů (52 až 64) první až třinácté čtyřbitové sekce (ROM 1 až ROM13) paměti typu ROM tvoří současně skupinu adresových vstupů (20) zapojení, čtveřice datových výstupů (101 až 104.. 105 až 108, 109 až 112, 113 až 116, 117 až'120, 121 až 124, 125 až 128, 129 až 132, 133 až 136, 137 až 140, 141 až 144, 145 až 148) první až dvanácté čtyřbitové sekce (RÓMI až ROM12) paměti typu ROM tvoří současně první až čtyřicátý osmý datový výstup (Oll až 058) zapojení, čtvrtý datový výstup (124) šesté čtyřbitové sekce (R0M6) paměti typu ROM je dále připojen na datový vstup (39) prvního klopného obvodu (DOl) typu D, první datový výstup (149) třinácté čtyřbitové sekce (R0M13) paměti typu ROM je připojen na vstup jedenáctého invertoru (INU), přes první odpor. (Rl) na kladný pól zdroje elektrické energie a tvoří současně čtyřicátý devátý datový výstup (059) zapojení, druhý datový výstup (150) třinácté čtyřbitové sekce (R0M13) paměti typu ROM je připojen na vstup třináctého invertoru (IN13), přes druhý odpor (R2) na kladný pól zdroje elektrické energie a tvoří současně padesátý datový výstup (060) zapojení, třetí datový výstup (151) třinácté čtyřbitové sekce (ROM 13) paměti typu ROM je připojen na vstup čtrnáctého invertoru (IN14), přes třetí odpor (R3) na kladný pól zdroje elektrické energie a tvoří současně padesátý první datový výstup (061) zapojení, čtvrtý datový výstup (152) třinácté čtyřbitové sekce (R0M13) paměti typu ROM je připojen na vstup patnáctého invertoru (IN15), přes čtvrtý odpor (R4) na kladný datový výstup (06-2) zapojení, hodinový vstup (40) prvního klopného obvodu (DOl) typu D tvoří současně hodinový vstup (17) zapojení, přímý výstup (070) prvního klopného obvodu (DO1) typu D tvoří současně výběrový výstup (010) zapojení, inverzní výstup (071) prvního klopného obvodu ( DO1) typu D je připojen na výběrový vstup (26 až 38) první až třinácté čtyřbitové sekce (R0M1 až ROM13) paměti typu ROM, první vstup prvního dvouvstupového obvodu (NS1) typu negace logického součinu tvoří současně třetí řídicí vstup (3) zapojení, výstup prvního dvouvstupového obvodu (NS1) typu negace logického součinu je připojen přes čtvrtý invertor (IN4) na druhý vstup prvního až sedmého dvouvstupového obvodu (NSO1 až NSO7) typu negace logického součinu s otevřeným kolektorem, první vstup prvního čtyřvstupového obvodu (NSC1) typu negace logického součinu je připojen na výstup prvního invertoru (INI), jehož vstup tvoří současně jeVYNALEZU denáctý řídicí vstup (11) zapojení, druhý vstup prvního čtyřvstupového obvodu (NSC1) typu negace logického součinu tvoří současně dvanáctý řídicí vstup (12) zapojení, třetí vstup prvního čtyřvstupového obvodu (NSC1) typu negace logického součinu je připojen na výstup druhého invertoru (IN2), jehož vstup tvoří současně třináctý řídicí vstup (13) zapojení, čtvrtý vstup prvního čtyřvstupového obvodu (NSC1) typu negace logického součinu tvoří současně čtrnáctý řídicí vstup (14) zapojení, výstup prvního čtyřvstupového obvodu (NSC1) typu negace logického součinu je připojen přes třetí invertor (IN3) na první vstup druhého dvouvstupového obvodu (NS2) typu. negace logického součinu a na druhý vstup prvního dvouvstupového obvodu (NS1) typu negace logického součinu, tvořící současně osmý řídicí výstup (08) zapojení, druhý vstup druhého dvouvstupového obvodu (NS2) typu negace. logického součinu tvoří současně patnáctý řídicí vstup (15) zapojení, výstup druhého dvouvstupového obvodu (NS2) typu negace logického součinu je připojen přes pátý invertor (IN5) na druhý vstup třetího dvouvstupového obvodu (NS3) typu negace logického součinu, jehož první vstup tvoří současně čtvrtý vstup (4) zapojení, výstup pátého invertoru (ΪΝ5) je dále připojen na druhý vstup dvanáctého až čtrnáctého a šestého až osmého dvouvstupového obvodu (NS12 až NS14, NS6 až NC8) typu negace logického součinu, datový vstup (42) druhého klopného obvodu (DO2) typu D tvoří současně první řídicí vstup (1) zapojení, inverzní výstup (074) druhého klopného obvodu (DO2) typu D je připojen na druhý a třetí vstup druhého čtyřvstupového obvodu (NSC2) typu negace logického součinu, datový vstup (43) třetího klopného obvodu (DO3) typu D tvoří současně druhý řídicí vstup (2) zapojení, inverzní výstup (076) třetího klopného obvodu (DO3) typu D je připojen na čtvrtý vstup druhého čtyřvstupového obvodu (NSC2) typu negace logického součinu, výstup třetího dvouvstupového obvodu (NS3) typu negace logického součinu je připojen na první vstup druhého čtyřvstupového obvodu (NSC2) typu negace logického součinu a přes sedmý invertor (IN7) na hodinový vstup (431) druhého a třetího klopného obvodu (DO2, DO3) typu D, výstup druhého čtyřvstupového obvodu (NSC2) typu negace logického součinu je připojen na první vstup čtvrtého dvouvstupového obvodu (NS4) typu negace logického součinu a tvoří současně spouštěcí výstup (083) zapojení, výstup čtvrtého dvouvstupového obvodu (NS4) typu negace logického součinu je připojen na první vstup pátého dvouvstupového obvodu (NS5) typu negace logické256805 ho součinu, jehož výstup je připojen na druhý vstup čtvrtého dvouvstupového obvodu (NS4) typu negace logického součinu a tvoří současně volicí výstup (087) zapojení, první vstup dvanáctého dvouvstupového obvodu (NS12) typu negace logického součinu tvoří současně desátý řídicí vstup (10) zapojení, výstup dvanáctého dvouvstupového obvodu (NS12) typu negace logického součinu tvoří současně pátý řídicí výstup (05) zapojení, první vstup třináctého dvouvstupového obvodu (NS13) typu negace logického součinu tvoří současně osmý řídicí vstup (8) zapojení, výstup třináctého dvouvstupového obvodu (NS13) typu negace logického součinu tvoří současně první řídicí výstup (Ol) zapojení, první vstup čtrnáctého dvouvstupového obvodu (NS14) typu negace logického součinu tvoří současně sedmý řídicí vstup (7) zapojení, výstup čtrnáctého dvouvstupového obvodu (NS14) typu negace logického součinu je připojen na první vstup patnáctého dvouvstupového obvodu (NS15) typu negace logického součinu, jehož výstup je připojen na první vstup šestnáctého dvouvstupového obvodu (NSW) typu negace logického součinu, první vstup šestého dvouvstupového obvodu (NS6) typu negace logického součinu tvoří současně šestý řídicí vstup (6) zapojení, výstup šestého dvouvstupového obvodu (NS6) typu negace logického součinu je připojen na druhý vstup šestnáctého dvouvstupového obvodu (NS16) typu negace logického součinu, jehož výstup je připojen na druhý vstup patnáctého dvouvstupového obvodu (NS15) typu negace logického součinu a tvoří současně druhý řídicí výstup (02) zapojení, první vstup sedmého dvouvstupového obvodu (NS7) typu negace logického součinu tvoří současně pátý řídicí vstup (5) zapojení, výstup sedmého dvouvstupového obvodu (NS7) typu negace logického součinu je připojen na datový vstup (44) prvního monostabilního klopného obvodu (MO1), jehož výstup (077) je připojen na první vstup třetího dvouvstupového obvodu (NSO3) typu negace logického součinu s otevřeným kolektorem, na druhý vstup pátého dvouvstupového obvodu (NS5) typu negace logického součinu a na vstup osmého invertoru (IN8), jehož výstup tvoří současně třetí řídicí výstup (03) zapojení, první vstup osmého dvouvstupového obvodu (NS8) typu negace logického součinu tvoří současně devátý řídicí vstup (9) zapojení, výstup osmého dvouvstupového obvodu (NS8) typu negace logického součinu je připojen na datový vstup (45) druhého monostabilního klopného obvodu (M02), jehož výstup (078) je připojen na první vstup pátého dvouvstupového obvodu (NS05) typu negace logického součinu s otevřeným kolektorem, první vstup prvního dvouvstupového obvodu (NSO1) typu negace logického součinu s otevřeným kolektorem tvoří současně druhý stavový vstup (22) zapojení, výstup prvního dvouvstupového obvodu (NS01) typu negace logického součinu s otevřeným kolektorem tvoří současně první stavový výstup (063) zapojení, první vstup druhého dvouvstupového obvodu (NS02) typu negace logického součinu s otevřeným kolektorem tvoří současně třetí stavový vstup (23) zapojení, výstup druhého dvouvstupového obvodu (NSO2) typu negace logického součinu s otevřeným kolektorem tvoří současně druhý stavový výstup (064) zapojení, výstup třetího dvouvstupového obvodu (NSO3) typu negace logického součinu s otevřeným kolektorem tvoří současně třetí stavový výstup (065) zapojení, první vstup čtvrtého dvouvstupového obvodu (NS04) typu negace logického součinu s otevřeným kolektorem tvoří současně pátý stavový vstup (25) zapojení, výstup čtvrtého dvouvstupového obvodu (NS04) typu negace logického součinu s otevřeným kolektorem tvoří současně čtvrtý stavový výstup (066) zapojení, výstup pátého dvouvstupového obvodu (NS05) typu negace logického součinu s otevřeným kolektorem tvoří současně pátý stavový výstup (067) zapojení, vstup devátého invertoru (ΪΝ9) tvoří současně první stavový vstup (21) zapojení, výstup devátého invertoru (IN9) je připojen na první vstup šestého dvouvstupového obvodu (NS06) typu negace logického součinu s otevřeným kolektorem, jehož výstup tvoří současně šestý stavový výstup (069) zapojení, vstup desátého invertoru (IN10) tvoří současně čtvrtý stavový vstup (24) zapojení, výstup desátého invertoru (IN10) je připojen na první vstup sedmého dvouvstupového obvodu (NS07) typu negace logického součinu s otevřeným kolektorem, jehož výstup tvoří současně sedmý stavový výstup (069) zapojení, výstup jedenáctého invertoru (INU) je připojen na druhý vstup devátého dvouvstupového obvodu (NS9) typu negace logického součinu, jehož výstup je připojen na hodinový vstup (47) čtvrtého klopného obvodu (D04) typu D, vstup dvanáctého invertoru (IN12) tvoři současně ovládací vstup (19) zapojení, výstup dvanáctého invertoru (IN12) je připojen na datový vstup (46, 48, 50) čtvrtého až šestého klopného obvodu (D04 až D06) typu D, výstup třináctého invertoru (IN13) je připojen na druhý vstup desátého dvouvstupového obvodu (NS10) typu negace logického součinu, jehož výstup je připojen na hodinový vstup (49) pátého klopného obvodu (D05) typu D, výstup čtrnáctého invertoru (IN14) je připojen na druhý vstup jedenáctého dvouvstupového obvodu (NS11) typu negace logického součinu, jehož výstup je připojen na hodinový vstup (51) šestého klopného obvodu (D06) typu D, výstup patnáctého invertoru (IN15) je připojen na druhý vstup osmého dvouvstupového obvodu (NS08) typu negace logického součinu s otevřeným kolektorem,

256805 jehož výstup tvoří současně devátý řídicí výstup (09) zapojení, vstup šestnáctého invertoru (IN16) tvoří současně synchronizační vstup (18) zapojení, výstup šestnáctého invertoru (IN16) je připojen na první vstup devátého až jedenáctého dvouvstupového obvodu (NS9 až NS11) typu negace logického součinu a na první vstup osmého dvouvstupového obvodu (NSO8) typu negace lo ického součinu s otevřeným kolektorem, inverzní výstup (079) čtvrtého klopného obvodu (DO4) typu D tvoří současně šestý řídicí výstup (06) zapojení, inverzní výstup (080) pátého klopného obvodu (DQ5) typu D tvoří současně sedmý řídicí výstup (07) zapojení, přímý výstup (081) šestého klopného obvodu (D06) typu D je připojen na vstup šestého invertoru (IN6), jehož výstup tvoří současně čtvrtý řídicí výstup (04) zapojení.

2. Zapojení podle bodu 1 vyznačené tím, že datový vstup (41) sedmého klopného obvodu (D07) typu D tvoří současně šestnáctý řídicí vstup (16) zapojení, kdežto jeho přímý výstup (072) je připojen na vstup sedmnáctého invertoru (IN17), jehož výstup tvoří současně adresový výstup (082) zapojení a výstup sedmého invertoru (IN7 j je dále připojen na hodinový vstup (431) sedmého klopného obvodu (D07) typu D.