CS259805B1 - Control circuit wiring for firmware disk storage with flexible magnetic disk - Google Patents

Control circuit wiring for firmware disk storage with flexible magnetic disk Download PDF

Info

Publication number
CS259805B1
CS259805B1 CS864062A CS406286A CS259805B1 CS 259805 B1 CS259805 B1 CS 259805B1 CS 864062 A CS864062 A CS 864062A CS 406286 A CS406286 A CS 406286A CS 259805 B1 CS259805 B1 CS 259805B1
Authority
CS
Czechoslovakia
Prior art keywords
input
output
negation
type
wiring
Prior art date
Application number
CS864062A
Other languages
Czech (cs)
Other versions
CS406286A1 (en
Inventor
Jaroslav Bures
Original Assignee
Jaroslav Bures
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jaroslav Bures filed Critical Jaroslav Bures
Priority to CS864062A priority Critical patent/CS259805B1/en
Publication of CS406286A1 publication Critical patent/CS406286A1/en
Publication of CS259805B1 publication Critical patent/CS259805B1/en

Links

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

Cílem řešení je zjednodušit technické prostředky pro řízení diskové paměti s pružným magnetickým diskem, snížení nákladů a zmenšení rozměrů bez nutnosti použití drahých obvodů velké integrace. Uvedeného cíle se dosáhne zapojením s pamětí typu ROM a s logickými obvody. Řešení lze použít k řízení jedné nebo více diskových pamětí s pružným magnetickým diskem.The aim of the solution is to simplify the technical means for controlling disk memory with a flexible magnetic disk, reduce costs and reduce dimensions without the need to use expensive large-scale integration circuits. The stated goal is achieved by connecting with ROM-type memory and logic circuits. The solution can be used to control one or more disk memories with a flexible magnetic disk.

Description

Vynález sc týká zapojení řídicích obvodů pro mikroprogramové řízení diskové paměti s pružným magnetickým diskem.The invention relates to the connection of control circuits for microprogramming control of a flexible magnetic disk storage disk.

Dosud známá zapojení řídicích jednotek pro řízení diskové paměti s pružným magnetickým diskem jsou řešena tak, že provádějí autonomně řízení operací diskové paměti. Z toho důvodu obsahují buď samostatný řídicí procesor nebo speciální obvody různého stupně integrace, které řídí veškeré operace diskové paměti. Nevýhodou těchto zapojení je velká rozsáhlost řídicích jednotek nebo potřeba nákladných speciálních obvodů velké integrace.The prior art connections of flexible disk magnetic disk controllers are designed to autonomously control disk memory operations. For this reason, they contain either a separate control processor or special circuits of varying degrees of integration that control all disk memory operations. The disadvantage of these circuits is the large scale of the control units or the need for expensive special circuits of large integration.

Uvedené nevýhody odstraňuje zapojení řídicích obvodů pro mikroprogramové řízení diskové paměti s pružným magnetickým diskem podle vynálezu, jehož podstatou je, že skupiny adresových vstupů první až třinácté čtyřbitové sekce paměti typu ROM tvoří současně skupinu adresových vstupů zapojení, čtveřice datových výstupů první až dvanácté čtyřbitové sekce paměti typu ROH tvoří současně první až čtyřicátý osmý datový výstup zapojení, čtvrtý datový výstup šesté čtyřbitové sekce paměti typu ROH je dále připojen na datový vstup prvního klopného obvodu typu D, první datový výstup třinácté čtyřbitové sekce paměti typu ROH je připojen na vstup jedenáctého invertoru, přes první odpor na kladný pól zdroje elektrické energie a tvoří současně čtyřicátý devátý datový výstup zapojení, druhý datový výstup třinácté čtyřbitové sekce paměti typu ROM je připojen na vstup třináctého invertoru, přes druhý odpor na kladný pól zdroje elektrické energie a tvoří současně padesátý drtový výstup zapojení, třetí datový výstup třinácté čtyřbitové sekce paměti typu ROM je připojen na vstup čtrnáctého invertoru, přes třetí odpor na kladný pól zdroje elektrické energie a tvoří současně padesátý první datový výstup zapojení, ětvrtý datový výstup třinácté Čtyřbitové sekce paměti typu ROM je připojen na vstup patnáctého invertoru, přes čtvrtý odpor na kladný pól zdroje elektrické energie a tvoří současně padesátý druhý datový výstup zapojení, hodinový vstup prvního klopného obvodu typu D tvoří současně hodinový vstup zapojení, přímý výstup prvního klopného obvodu typu D tvoří současně výběrový výstup zapojení, inverzní výstup prvního klopného obvodu typu D je připojen na výběrový vstup první až třinácté čtyřbitové sekce paměti typu ROM, první vstup prvního dvouvstupového obvodu typu negace logického součinu tvoří současně třetí řídicí vstup zapojení, výstup prvního dvouvstupového obvodu typu negace logického součinu je připojen přes čtvrtý invertor na druhý vstup prvního až sedmého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem, první vstup prvního čtyřvstupového obvodu typu negace logického součinu je připojen na výstup prvního invertoru, jehož vstup tvoří současně jedenáctý řídicí vstup zapojení, druhý vstup prvního čtyřvstupového obvodu typu negace logického součinu tvoří současně dvanáctý řídicí vstup zapojení, třetí vstup prvního čtyřvstupového obvodu typu negace logického součinu je připojen na výstup druhého invertoru, jehož vstup tvoří současně třináctý řídicí vstup zapojení, čtvrtý vstup prvního čtyřvstupového obvodu typu negace logického součinu tvoří současně čtrnáctý řídicí vstup zapojení, výstup prvního čtyřvstupového obvodu typu negace logického součinu je připojen přes třetí invertor na první vstup druhého dvouvstupového obvodu typu negace logického součinu a na druhý vstup prvního dvouvstupového obvodu typu negace logického součinu, tvořící současně osmý řídicí výstup zapojení, druhý vstup druhého dvouvstupového obvodu typu negace logického součinu tvoří současně patnáctý řídicí vstup zapojení, výstup druhého dvouvstupového obvodu typu negace logického součinu je připojen přes pátý invertor na druhý vstup třetího dvouvstupového obvodu typu negace logického součinu, jehož první vstup tvoří současně čtvrtý vstup zapojení, výstup pátého invertoru je dále připojen na druhý vstup dvanáctého až čtrnáctého a šestého až osmého dvouvstupového obvodu typu negace logického součinu, datový vstup druhého klopného obvodu typu D tvoří současně první řídicí vstup zapojení, inverzní výstup druhého klopného obvodu typu D je připojen na druhý a třetí vstup druhého čtyřvstupového obvodu typu negace logického součinu, datový vstup třetího klopného obvodu typu D tvoří současně druhý řídicí vstup zapojení, inverzní výstup tře-ího klopného obvodu typu D je připojen na čtvrtý vstup druhého čtyřvstupového obvodu typu negace logického součinu, výstup třetího dvouvstupového obvodu typu negace logického součinu je připojen na první vstup druhého čtyřvstupového obvodu typu negace logického součinu a přes sedmý invertor na hodinový vstup druhého a třetího klopného obvodu typu D, výstup druhého čtyřvstupového obvodu typu negace logického součinu je připojen na první vstup čtvrtého dvouvstupového obvodu typu negace logického součinu a tvoří současně spouštěcí výstup zapojení,, výstup čtvrtého dvouvstupového obvodu typu negace logického součinu je připojen na první vstup pátého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na druhý vstup čtvrtého dvouvstupového obvodu typu negace logického součinu a tvoří současně volicí výstup zapojení, první vstup dvanáctého dvouvstupového obvodu typu negace logického součinu tvoří současně desátý řídicí vstup zapojení, výstup dvanáctého dvouvstupového obvodu typu negace logického součinu tvoří současně pátý řídicí výstup zapojení, první vstup třináctého dvouvstupového obvodu typu negace logického součinu tvoří současně osmý řídicí vstup zapojení, výstup třináctého dvcuvstupového obvodu typu negace logického součinu tvoří současně první řídicí výstup zapojení, první vstup čtrnáctého dvouvstupového obvodu typu negace logického součinu tvoří současně sedmý řídicí vstup zapojení, výstup čtrnáctého dvouvstupového obvodu typu negace logického součinu je připojen na první vstup patnáctého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na první vstup šestnáctého dvouvstupového obvodu typu negace logického součinu, první vstup šestého dvouvstupového obvodu typu negace logického součinu tvoří současně šestý řídicí vstup zapojení, výstup šestého dvouvstupového obvodu typu negace logického součinu je připojen na druhý vstup šestnáctého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na druhý vstup patnáctého dvouvstupového obvodu typu negace logického součinu a tvoří současně druhý řídicí výstup zapojení, první vstup sedmého dvouvstupového obvodu typu negace logického součinu tvoří současně pátý řídicí vstup zapojení, výstup sedmého dvouvstupového obvodu typu negace logického součinu je připojen na datový vstup prvního monostabilního klopného obvodu, jehož výstup je připojen na první vstup třetího dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem, na druhý vstup pátého dvouvstupového obvodu typu negace logického součinu a na vstup osmého invertoru, jehož výstup tvoří současně třetí řídicí výstup zapojení, první vstup osmého dvouvstupového obvodu typu negace logického součinu tvoří současně devátý řídicí vstup zapojení, výstup osmého dvouvstupového obvodu typu negace logického součinu je připojen na datový vstup druhého monostabilního klopného obvodu, jehož výstup je připojen na první vstup pátého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem, první vstup prvního dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem tvoří současně druhý stavový vstup zapojení, výstup prvního dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem tvoří současně první stavový výstup zapojení, první vstup druhého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem tvoří současně třetí stavový vstup zapojení, výstup druhého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem tvoří současně druhý stavový výstup zapojení, výstup třetího dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem tvoří současně třetí stavový výstup zapojení, první vstup čtvrtého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem tvoří současně pátý stavový vstup zapojení, výstup čtvrtého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem tvoří současně čtvrtý stavový výstup zapojení, výstup pátého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem tvoří současně pátý stavový výstup zapojení, vstup devátého invertoru tvoří současně první stavový vstup zapojení, výstup devátého invertoru je připojen na první vstup šestého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem, jehož výstup tvoří současně šestý stavový výstup zapojení, vstup desátého invertoru tvoří současně čtvrtý stavový vstup zapojení, výstup desátého invertoru je připojen na první vstup sedmého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem, jehož výstup tvoří současně sedmý stavový výstup zapojení, výstup jedenáctého invertoru je připojen na druhý vstup devátého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na hodinový vstup čtvrtého klopného obvodu typu D, vstup dvanáctého invertoru tvoří současně ovládací vstup zapojení, výstup dvanáctého invertoru je připojen na datový vstup čtvrtého až šestého klopného obvodu typu D, výstup třináctého invertoru je připojen na druhý vstup desátého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na hodinový vstup pátého klopného obvodu typu D, výstup čtrnáctého invertoru je připojen na druhý vstup jedenáctého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na hodinový vstup šestého klopného obvodu typu D, výstup patnáctého invertoru je připojen na druhý vstup osmého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem, jehož výstup tvoří současně devátý řídicí výstup zapojení, vstup šestnáctého invertoru tvoří současně synchronizační vstup zapojení, výstup šestnáctého invertoru je připojen na první vstup devátého až jedenáctého dvouvstupového obvodu typu negace logického součinu a na první vstup osmého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem, inverzní výstup čtvrtého klopného obvodu typu D tvoří současně šestý řídicí výstup zapojení, inverzní výstup pátého klopného obvodu typu D tvoří současně sedmý řídicí výstup zapojení, přímý výstup šestého klopného obvodu typu D je připojen na vstup šestého invertoru, jehož výstup tvoří současně čtvrtý řídicí výstup zapojení. Datový vstup sedmého klopného obvodu typu D tvoří současně šestnáctý řídicí vstup zapojení, kdežto jeho přímý výstup je připojen na vstup sedmnáctého invertoru, jehož výstup tvoří současně adresový výstup zapojení a výstup sedmého invertoru je dále připojen na hodinový vstup sedmého klopného obvodu typu D.The above-mentioned disadvantages are eliminated by the connection of control circuits for microprogramming control of the flexible magnetic disk disk memory according to the invention, which is based on the fact that the address input groups of the first to thirteenth four-bit ROM section simultaneously form a group of address inputs. type ROH simultaneously forms the first to 48th data output wiring, the fourth data output of the sixth four-bit section of the ROH memory is further connected to the data input of the first flip-flop type D, the first data output of the thirteenth four-bit section of the ROH memory is connected to the eleventh inverter the first resistor on the positive pole of the power supply and at the same time forms the forty-ninth wiring data output, the second data output of the thirteenth four-bit section of ROM is connected to the thirteenth inve input the third data output of the thirteenth four-bit section of the ROM is connected to the input of the fourteenth inverter, through the third resistor to the positive pole of the power supply and simultaneously forms the fifty-first data wiring output, the fourth data output of the thirteenth Four-bit section of ROM is connected to the fifteenth inverter input, through the fourth resistor to the positive pole of the power supply, and simultaneously forms the fifty-second wiring data output; the direct output of the first D-type flip-flop simultaneously forms the selective output of the wiring, the inverse output of the first D-flip-flop is connected to the selective input of the first to thirteenth four-bit ROM sections, The output of the first two-input logic product negation circuit is connected through the fourth inverter to the second input of the first to the seventh two-input logic product negation circuit with open collector, the first input of the first four-input logic negation circuit the product is connected to the output of the first inverter whose input is simultaneously the eleventh control input of the wiring, the second input of the first four input circuit of the negation of the logical product is simultaneously the twelfth control input of the wiring. the input is simultaneously the thirteenth control input of the wiring, the fourth input of the first four-input circuit of the negation of the logical product is simultaneously the fourteenth control input of the wiring, the output of The first four input logic product negation circuit is connected via a third inverter to the first input of the second two input logic product negation circuit and to the second input of the first two input logic product negation circuit, forming the eighth control output, the second input of the second two input logic product negation circuit. the output of the second two-input logic product negation is connected via the fifth inverter to the second input of the third two-input logic product negation circuit, the first input of which is the fourth input, the fifth inverter output is connected to the second input of the twelfth up to the fourteenth and sixth to eighth two-input circuits of the logic product negation type, the data input of the second flip-flop type D forms simultaneously the first control input of the wiring, the inverse output the second D-type flip-flop is connected to the second and third inputs of the second 4-input logic product negation circuit, the data input of the third D-type flip-flop simultaneously forms the second wiring control input, the inverted output of the third D-type flip-flop the logic product negation circuit, the output of the third two-input logic product negation circuit is connected to the first input of the second four-input logic product negation circuit and through the seventh inverter to the clock input of the second and third D-type flip-flops connected to the first input of the fourth two-input circuit of the negation of the logical product and simultaneously form the start output of the wiring, the output of the fourth two-input circuit of the negation of the logical product is connected to the first input of the fifth two-input logic product negation type, the output of which is connected to the second input of the fourth two-input logic product negation circuit and simultaneously forms the wiring select output, the first input of the twelfth two-input logic product negation circuit simultaneously forms the tenth control input input, the twelfth two-input logic negation circuit output the product is simultaneously the fifth wiring control output, the first input of the thirteenth two-input logic product negation circuit forms the eighth wiring control input, the output of the thirteenth two-input logic product negation circuit simultaneously forms the first wiring control output; seventh control input wiring, the output of the fourteenth two-input logic product negation circuit is connected to the first input of the fifteenth two-input o logic product negation circuit, the output of which is connected to the first input of the sixteenth two-input logic product negation circuit, the first input of the sixth logical product negation of the sixth two input circuit forms the sixth control input, the output of the sixth logical product negation the 16th two-input logic product negation circuit, the output of which is connected to the second input of the fifth two-input logic product negation circuit and simultaneously form the second wiring control output, the first input of the seventh two-input logical product negation circuit forms the fifth wiring control input, output of the seventh two-input circuit logic product negation is connected to the data input of the first monostable flip-flop whose output is connected to the first input of the third two-input logic negation circuit open collector, to the second input of the fifth two-input logic product negation circuit and to the input of the eighth inverter whose output is also the third wiring control output, the first input of the eighth two-input logical product negation circuit forms the ninth wiring control input, the eighth two-input output the logic product negation circuit is connected to the data input of the second monostable flip-flop whose output is connected to the first input of the fifth two-input logic product open-circuit negation circuit, the first input of the first two input logic product with open collector negation circuit wiring, the output of the first two-input circuit of the type of negation of the logic product with the open collector forms simultaneously the first state output of the wiring, the first input of the second two-input circuit of the type of negation of the logic the open collector product is simultaneously the third wiring state input, the output of the second two-input circuit of the open collector negation type forms the second wiring output state simultaneously, the output of the third two input logic product with the open collector negation type is the third wiring state output simultaneously two-input open-collector negation logic simultaneously forms the fifth state wiring input, the fourth two-input open-collector negation logic output is the fourth wiring state output, the fifth two-input open-collector negation logic output is the fifth state output connection, input of the ninth inverter forms the first state input of the connection, output of the ninth inverter is connected to the first input of the sixth 2-input open-collector negation type input circuit, output of which is simultaneously the sixth wiring state output, 10th inverter input is simultaneously the fourth wiring state input, tenth inverter output is connected to the first input of the 7th 2-input open collector negation of logic product type, output forms the seventh state output connection, the output of the eleventh inverter is connected to the second input of the ninth two-input circuit type negation logic product, whose output is connected to the clock input of the fourth flip-flop type D, the twelfth inverter to the data input of the fourth to sixth flip-flop type D, the output of the thirteenth inverter is connected to the second input of the tenth two-input only the clock input of the fifth flip-flop type D, the output of the fourteenth inverter is connected to the second input of the eleventh two-input circuit of the negation of the logical product whose output is connected to the clock input of the sixth flip-flop type D open collector negation type, output of which is simultaneously the ninth control output of the wiring, input of the 16th inverter forms the synchronization input of the wiring, output of the 16th inverter is connected to the first input of the ninth to eleventh two input type of open collector negation, inverse output of type D flip-flop forms the sixth wiring control output, inverse output of type D flip-flop same time the seventh control output circuit, a direct output of the sixth D type flip-flop to the input of the sixth inverter, the output of which simultaneously forms the fourth control output circuit. The data input of the seventh D-type flip-flop simultaneously constitutes the 16th wiring control input, while its direct output is connected to the 17th inverter input, the output of which is the wiring address output and the seventh inverter output is further connected to the clock input of the seventh D-flip-flop.

Výhodou zapojení podle vynálezu je podstatné zjednodušení technických prostředků pro řízení diskové paměti s pružným diskem, čímž se dosáhne snížení nákladů a zmenšení rozměrů bez nutnosti použití drahých obvodů velké integrace. Zapojení využívá hiavního procesoru, který v systému na úrovni mikroprogramů současně vykonává funkci řízení diskové paměti s pružným magne tickým disken i.The advantage of the circuitry according to the invention is a substantial simplification of the technical means for managing the disk storage with the flexible disk, whereby the cost and size reduction are achieved without the need for expensive large integration circuits. The wiring utilizes a high-performance processor that simultaneously performs a disk-memory management function with a flexible magnetic disk in the microprogram-level system.

Příklad zapojení řídicích obvodů pro mikroprograrnové řízení diskové paměti s pružným magnetickým diskem podle vynálezu je znázorněn na připojených výkresech, na nichž obr. la až Id představuje schéma zapojení, obr. 2 časový diagram mikroinstrukce v paměti typu ROM a obr. 3 časový diagram časového zdroje.Fig. 1a to 1d show a circuit diagram, Fig. 2 is a time diagram of a microinstruction in ROM, and Fig. 3 is a time diagram of a time source. .

Skupina adresových vstupů 52 až 64 první až třinácté čtyřbitové sekce R9M1 až ROMU paměti typu ROM pro signály MAO až MA8 tvoří současně skupinu adresových vstupů 20 zapojení pro připojení na nezuázorriěný procesor. První až čtvrtý datový výstup 101 až 104 první čtyřbitové sekce R0M1 paměti typu ROM pro signály AGO až AC3 tvoří současně první až čtvrtý datový výstup 011 až 014 zapojení pro připojení na procesor. První až třetí datový výstup 105 až 107 druhé čtyřbitové sekce R0M2 paměti typu ROM pro signály AC4 až ACS tvoří současně pátý až sedmý datový výstup 015 až 0.17 zapojení pro připojení na procesor. Čtvrtý datový výstup 108 druhé čtyřbitové sekce R0M2 paměti typu ROM pro signál ÍHC tvoří současně osmý datový výstup 018 zapojení pro připojení na procesor. První až čtvrtý datový výstup 109 až 112 třetí čtyřbitové sekce ROMŮ paměti typu ROM pro signály FO až F3 tvoří současně devátý až dvanáctý datový výstup 019 až 022 zapojení pro připojení na procesor. První datový výstup 113 čtvrté čtyřbitové sekce R0M4 paměti typu ROM pro signál SETPX tvoří současně třináctý datový výstup 023 zapojení pro připojení na procesor. Druhý datový výstup 114 čtvrté čtyřbitové sekce R0M4 paměti typu ROM pro signál Mil—14 tvoří současně čtrnáctý datový výstup 024 zapojení pro připojení na procesor.- Třetí datový výstup 115 čtvrté čtyřbitové sekce R0M4 paměti typu ROM pro signál STAR tvoří současně patnáctý datový výstup 025 zapojení pro připojení na procesor. Čtvrtý datový výstup 116 čtvrté čtyřbitové sekce R0M4 paměti typu ROM pro signál Z/C tvoří současně šestnáctý datový výstup 028 zapojení pro připojení na procesor. První až třetí datový výstup 117 až 119 páté čtyřbitové sekce R0M5 paměti typu ROM pro signály PO až P2 tvoří současně sedmnáctý až devatenáctý datový výstup Í127 až 023 zapojení pro připojení na procesor. Čtvrtý datový výstup 120 páté čtyřbitové sekce R0M5 paměti typu ROM pro signál BAS tvoří současně dvacátý datový výstup 030 zapojení pro připojení na procesor. První datový výstup 121 šesté čtyřbitové sekce ROMB paměti typu ROM pro signál OUT tvoří současně dvacátý první datový výstup 031 zapojení pro připojení na procesor. Druhý datový výstup 122 šesté čtyřbitové sekce R0M6 paměti typu ROM pro signál INP tvoří současně dvacátý druhý datový výstup 032 zapojení pro připojení na procesor. Třetí datový výstup 123 šesté čtyřbitové sekce ROMB paměti typu ROM pro signál CS tvoří současně dvacátý třetí datový výstup 033 zapojení pro připojení na procesor. Čtvrtý datový výstup 124 šesté čtyřbitové sekce ROMB paměti typu ROM pro signál S0/S1 je připojen na datový vstup 39 prvního klopného obvodu DO1 typu D a tvoří současně dvacátý čtvrtý datový výstup 034 zapojení pro připojení na procesor. První až čtvrtý datový výstup 125 až 140 sedmé až desáté čtyřbitové sekce R0M7 až ROMlfl paměti typu ROM pro signály KO až K15 tvoří současně dvacátý pátý až čtyřicátý datový výstup 035 až 050 zapojení pro připojení na procesor. První až čtvrtý datový výstup 141 až 144 jedenácté čtyřbitové sekce ROMU paměti typu ROM pro signály FO až F3 tvoří současně čtyřicátý první až čtyřicátý čtvrtý datový výstup 051 až 054 zapojení pro připojení na procesor. První až třetí datový výstup 145 až 147 dvanácté čtyřbitové sekce R0M12 paměti typu ROM pro signály F4 až F6 tvoří současně čtyřicátý pátý až čtyřicátý sedmý datový výstup 035 až 057 zapojení pro připojení na procesor. Čtvrtý datový výstup 148 dvanácté čtyřbitové sekce R0M12 paměti typu ROM pro signál DEC tvoří současně čtyřicátý osmý datový výstup 058 zapojení pro připojení na procesor. První datový výstup 149 třinácté čtyřbitové sekce R0M13 paměti typu ROM pro signál WMS je připojen na vstup jedenáctého invertoru INU, přes první odpor R1 na kladný pól zdroje elektrické energie a tvoří současně čtyřicátý devátý datový výstup 059 zapojení pro připojení na procesor. Druhý datový výstup 150 třinácté čtyřbitové sekce R0M13 paměti typu ROM pro signál ŠEK je připojen na vstup třináctého invertoru IN13, přes druhý odpor R2 na kladný pól zdroje elektrické energie a tvoří současně padesátý datový výstup 060 zapojení pro připojení na procesor. Třetí datový výstup 151 třinácté čtyřbitové sekce R0M13 paměti typu ROM pro signál WRE je připojen na vstup čtrnáctého invertoru IN14, přes třetí odpor R3 na kladný pól zdroje elektrické energie a tvoří současně padesátý první datový výstup 081 zapojení pro připojení na procesor. Čtvrtý datový výstup 152 třinácté čtyřbitové sekce R0M13 paměti typu ROM pro signál CFL je připojen na vstup patnáctého invertoru IN15, pres čtvrtý odpor R4 na kladný pól zdroje elektrické energie a tvoří současně padesátý druhý datový výstup 062 zapojení pro připojení na procesor. Hodinový vstup 40 prvního klopného obvodu DO1 typu D pro signál CLK1 tvoří současně hodinový vstup 17 zapojení pro připojení na procescr. Přímý výstup 070 prvního klopného obvodu DO1 typu D pro signál SÓ tvoří současně výběrový výstup 010 zapojení pro připojení na procesor. Inverzní výstup 971 prvního klopného obvodu DO1 typu D pro signál Š1 je připojen na výběrový vstup 26 až 38 první až třinácté čtyřbitové sekce R0M1 až ROMU paměti typu ROM. První vstup prvního dvouvstupového obvodu MSI typu negace logického součinu pro signál ŘO3 tvoří současně třetí vstup 3 zapojení pro připojení na procesor. Výstup prvního dvouvstupového obvodu NS1 typu negace logického součinu je připojen přes čtvrtý invertor IN4 pro signál SCR3 na druhý vstup prvního až sedmého dvouvstupového obvodu NSOl až NSO7 typu negace logického součinu s otevřeným kolektorem. První vstup prvního čtyřvstupového obvodu NSC1 typu negace logického součinu je připojen na výstup prvního invertoru INI, jehož vstup pro signál V(12) tvoří současně jedenáctý řídicí vstup 11 zapojení pro připojení na procesor. Druhý vstup prvního čtyřvstupového obvodu NSW typu negace logického součinu pro signál V(13) tvoří současně dvanáctý řídicí vstup 12 zapojení pro připojení na procesor. Třetí vstup prvního čtyřvstupového obvodu NSC1 typu negace logického součinu je připojen na výstup druhého invertoru IN2, jehož vstup pro signál V(14) tvoří současně třináctý řídicí vstup 13 zapojení pro připojení na procesor. Čtvrtý vstup prvního čtvřvstupového obvodu NSW. typu negace logického součinu pro signky V (.15) tvoří současně čtrnáctý řídicí vstup 14 zapojení pro připojení na procesor. Výstup , prvního čtyřvstupového obvodu NSW. typu negace logického součinu je připojen přes třetí invertor IN3 na první vstup druhého dvouvstupového obvodu NS2 typu negace logického součinu a na druhý vstup prvního dvouvstupového obvodu NS1 typu negace logického součinu, tvořící pro signál SC současně osmý řídicí výstup 06 zapojení pro připojení na néznázorněné datové obvody. Druhý vstup druhého dvouvstupového obvodu NS2 typu negace logického součinu pro signál RBIT tvoří současně patnáctý řídicí vstup 15 zapojení pro připojení na procesor. Výstup druhého dvouvstupového obvodu NS2 typu negace logického součinu je připojen přes pátý invertor INS pro signál SCRB na druhý vstup třetího dvouvstupového obvodu NS3 typu negace logického součinu, jehož první vstup pro signál V(3) tvoří současně čtvrtý vstup 4 zapojení pro připojení na procesor. Výstup pátého invertoru INS je dále připojen na druhý vstup dvanáctého až čtrnáctého a šestého až osmého dvouvstupového obvodu NS12 až NS14 a NS6 až NS8 typu negace logického součinu. Datový vstup 41 sedmého klopného obvodu DO7 typu D pro signál V(2) tvoří současně šestnáctý řídicí vstup 10 zapojení pro připojení na procesor. Přímý výstup 072 sedmého klopného obvodu DO7 typu D je připojen na vstup sedmnáctého invertoru IN17, jehož výstup pro signál HS tvoří současně adresový výstup 082 zapojení pro připojení na neznázorněnou první až čtvrtou diskovou paměť. Datový vstup 42 druhého klopného obvodu DO2 typu D pro signál V(0) tvoří současně první řídicí vstup 1 zapojení pro připojení na procesor. Přímý vstup 073 druhého_klopného obvodu DO2 typu D pro signál YO je připojen na druhý vstup třetího a pátého čtyřvstupového obvodu NSG3 a NSC5 typu negace logického součinu. Inverzní výstup 074 druhého klopného obvodu D02 typu D pro signál YO je připojen na druhý a třetí vstup druhého a čtvrtého čtyřvstupového obvodu NSC2 a NSG4 typu negace logického součinu. Datový vstup 43 třetího klopného obvodu DOS typu D pro signál V(l) tvoří současně druhý řídicí vstup 2 zapojení pro připojení na procesor. Přímý výstup 075 třetího klopného obvodu DO3 typu D pro signál Y1 je připojen na čtvrtý vstup pátého a na třetí a čtvrtý vstup šestého čtyřvstupového obvodu NSC4 a NSC5 typu negace logického součinu. Inverzní výstup 078 třetího klopného obvodu W?i typu .D pro signál Y1 je připojen na čtvrtý vstup druhého a na třetí a čtvrtý vstup třetího čtyřvstupového obvodu NSC2 a NSC3 typu negace logického součinu. Výstup třetího dvouvstupového obvodu NS3 typu negace logického součinu je připojen na první vstup druhého až pátého čtvřvstupového obvodu NSC2 až NSC5 tvpu negace Iogickéhou součinu a přes sedmý inevrtor na hodinový vstup 431 druhého, břetího a sedmého klopného obvodu 002, DO?, D07 typu D. Výstup druhého čtyřvstupového obvodu NSC2_typu negace logického součinu pro signál SÉO je připojen na první vstup čtvrtého dvouvstupového obvodu NS4 tvpu negace logického součinu a tvoří současně první spouštěcí výstup 083 zapojení pro připojení na první diskovou paměť. Výstup třetího čtyřvstupového obvodu NSC3 typu negace logického součinu pro signál ŠEÍ je připojen na první vstup sedmnáctého dvouvstupového obvodu NS17 fypu negace logického součinu a tvoří současně druhý spouštěcí výstup 034 zapojení pro připojení na druhou diskovou paměť. Výstup čtvrtého čtyřvstupového obvodu NSC4 typu negace logického součinu pro signál SE2 je připojen na první vstup devatenáctého dvouvstupového obvodu NS19 typu negace logůckého součinu a tvoří současně třetí spouštěcí výstup 085 zápolení pro připojení ds třetí diskovou parné’’. Výstup pátého čtyřvstupového obvodu NSC5 typu negace logického součinu pro signál SE3 je připojen na první vstup dvacátého prvního dvouvstupového obvodu NS21 typu negace logického součinu a tvoří současně čtvrtý spouštěcí výstup 086 zapojení pro připojení na čtvrtou diskovou paměť. Výstup čtvrtého dvouvstupového obvodu NS4 typu negace logického součinu je připojen na první vstup pátého dvouvstupového obvodu NES typu negace logického součinu, jehož výstup pro signál MOO je připojen na druhý vstup čtvrtého dvouvstupového obvodu NS4 typu negace logického součinu a tvoří současně první volicí výstup 087 zapojení pro připojení na první diskovou paměť. Výstup sedmnáctého dvouvstupového obvodu NS17 typu negace logického součinu je připojen na první vstup osmnáctého dvouvstupového obvodu NS18 typu negace logického součinu, jehož výstup pro signál M01 je připojen na druhý vstup sedmnáctého dvouvstupového obvodu NS17 typu negace logického součinu a tvoří současně druhý volicí výstup 088 zapojení pro připojení na druhou diskovou paměť. Výstup devatenáctého obvodu NS19 typu negace logického součinu je připojen na první vstup dvacátého dvouvstupového obvodu NS20, jehož výstup pro signál M02 je připojen na druhý vstup devatenáctého dvouvstupového obvodu NS19 typu negace logického součinu a tvoří současně třetí volicí výstup 089 zapojení pro připojení na třetí diskovou paměť. Výstup dvacátého prvního dvouvstupového obvodu NS21 typu negace logického součinu je připojen na první vstup dvacátého druhého dvouvstupového obvodu NS22 typu negace logického součinu, jehož výstup pro signál M03 je připojen na druhý vstup dvacátého prvního dvouvstupového obvodu NS21 typu negace logického součinu a tvoří současně čtvrtý volicí výstup 099 zapojení pro připojení na čtvrtou diskovou paměť. První vstup dvanáctého dvouvstupového obvodu NS12 typu negace logického součinu pro signál V(9) tvoří současně desátý řídicí vstup 10 pro připojení na procesor. Výstup dvanáctého dvouvstupového obvodu NS12 typu negace logického součinu pro signál FR tvoří současně pátý řídicí výstup 05 zapojení pro připojení na první až čtvrtou diskovou paměť. První vstup třináctého dvouvstupového obvodu NS13 typu negace logického součinu pro signál V(7j tvoří současně osmý řídicí vstup 8 zapojení pro připojení na procesor. Výstup třináctého dvouvstupového obvodu NS13 typu negace logického součinu pro signál ST tvoří současně první řídicí výstup 01 zapojení pro připojení na první až čtvrtou diskovou pamět. První vstup čtrnáctého dvouvstupového obvodu NS14 typu negace logického součinu pro signál V(6) tvoří současně sedmý řídicí vstup 7 zapojení pro připojení na procesor. Výstup čtrnáctého dvouvstupového obvodu NS14 typu negace logického součinu je připojen na první vstup patnáctého dvouvstupového obvodu NS15 typu negace logického součinu, jehož výstup je připojen na první vstup šestnáctého dvouvstupového obvodu NS16 typu negace logického součinu. První vstup šestého dvouvstupového obvodu NS6 typu negace logického součinu pro signál V(5) tvoří současně šestý řídicí vstup 6 zapojení pro připojení na procesor. Výstup šestého dvouvstupového obvodu NS6 typu negace logického součinu je připojen na druhý vstup šestnáctého dvouvstupového obvodu NS16 typu negace logického součinu, jehož výstup pro signál SD je připojen na druhý vstup patnáctého dvouvstupového obvodu NS15 typu negace logického součinu a tvoří současně druhý řídicí výstup 02 zapojení pro připojení na první až čtvrtou diskovou paměť. První vstup sedmého dvouvstupového obvodu NS7 typu negace logického součinu pro signky V(4) tvoří současně pátý řídicí vstup 5 zapojení pro připojení na procesor. Výstup sedmého dvouvstupového obvodu NS7 typu negace logického součinu je připojen na datový vstup 44 prvního monostabilního klopného obvodu M01, jehož výstup 077 pro signál HL je připojen na první vstup třetího dvouvstupového obvodu NS03 typu negace logického součinu s otevřeným kolektorem, na druhý vstup pátého, osmnáctého, dvacátého a dvacátého druhého dvouvstupového obvodu NS5, NS18, NS20, NS22 typu negace logického součinu a na vstup osmého invertoru IN8, jehož výstup pro signál HL tvoří současně třetí řídící vstup 03 zapojení pro připojení na první až čtvrtou diskovou pamět. První vstup osmého dvouvstupového obvodu NS8 typu negace logického součinu pro signál V(8) tvoří současně devátý řídicí vstup 9 zapojení pro připojení na procesor. Výstup osmého dvouvstupového obvodu NS8 typu negace logického součinu je připojen na datový vstup 45 druhého monostabilního klopného obvodu M02, jehož výstup 078 pro signál TIME je připojen na první vstup pátého dvouvstupového obvodu NS05 typu negace logického vstup prvního dvouvstupového obvodu NSOl typu negace logického součinu s otevřeným kolektorem pro signál IX tvoří současně druhý stavový vstup 22 zapojení pro připojení na první až čtvrtou diskovou paměť. Výstup prvního dvouvstupového obvodu NSOl typu negace logického součinu s otevřeným kolektorem pro signál E(0) tvoří současně první stavový výstup 063 zapojení pro připojení na procesor. První vstup druhého dvouvstupového obvodu NS02 typu negace logického součinu s otevřeným kolektorem pro signál TO tvoří současně třetí stavový vstup 23 zapojení pro připojení na první až čtvrtou diskovou paměť. Výstup druhého dvouvstupového obvodu NS02 typu negace logického součinu s otevřeným kolektorem pro signál E (l j tvoří současně druhý stavový výstup 064 zapojení pro při256805 pojení na procesor. Výstup třetího dvouvstupového obvodu NSO3 typu negace logického součinu s otevřeným kolektorem pro signál E(2) tvoří současně třetí stavový výstup OS5 zapojení pro připojení na procesor. První vstup čtvrtého dvouvstupového obvodu NSD4 typu negace logického součinu s otevřeným kolektorem pro signál FW tvoří současně pátý stavový vstup 25 zapojení pro připojení na první až čtvrtou diskovou paměť. Výstup čtvrtého dvouvstupového obvodu NSO4 typu negace logického součinu s otevřeným kolektorem pro signál E( 3) tvoří současně čtvrtý stavový výstup 066 zapojení pro připojení na procesor. Výstup dvouvstupového obvodu NS05 typu negace logického součinu s otevřeným kolektorem pro signál E(4) tvoří současně pátý stavový výstup 067 zapojení pro připojení na procesor. Vstup devátého inveríoru IN9 pro signál RDÝ tvoří současně první stavový vstup 21 zapojení pro připojení na první až čtvrtou diskovou paměť. Výstup devátého invertoru IN9 je připojen na první vstup šestého dvouvstupového obvodu NS06 typu negace logického součinu s otevřeným kolektorem, jehož výstup pro signál E(8) tvoří současně šestý stavový výstup 068 zapojení pro připojení na procesor. Vstup desátého invertoru INlfJ pro signál WP tvoří současně čtvrtý stavový vstup ?A zapojení pro připojení na první až čtvrtou diskovou paměť. Výstup desátého invertoru IN10 je připojen na první vstup sedmého dvouvstupového obvodu NS07 typu negace logického součinu s otevřeným kolektorem, jehož výstup pro signál E(9) tvoří současně sedmý stavový výstup 069 zapojení pro připojení na procesor. Výstup jedenáctého invertoru INU je připojen na druhý vstup devátého dvouvstupového obvodu NS9 typu negace logického součinu, jehož výstup je připojen na hodinový vstup 47 čtvrtého klopného obvodu D04 typu D. Vstup dvanáctého invertoru IN12 pro signál FÓ tvoří současně ovládací vstup 19 zapojení pro připojení na procesor. Výstup dvanáctého invertoru IN1.2 je připojen na datový vstup 46, 48, 50 čtvrtého až šestého klopného obvodu D04 až DOB typu D. Výstup třináctého invertoru IN13 je připojen na druhý vstup desátého dvouvstupového obvodu NSW typu negace logického součinu, jehož výstup je připojen na hodinový vstup 49 pátého klopného obvodu DOS typu D. Výstup čtrnáctého invertoru IN14 je připojen na druhý vstup jedenáctého dvouvstupového obvodu NS11 typu negace logického součinu, jehož výstup je připojen na hodinový vstup 51 šestého klopného obvodu DOB typu. D. Výstup patnáctého invertoru IN15 je připojen na druhý vstup osmého dvouvstupového obvodu NSÚ8 typu negace logického součinu s otevřeným kolektorem, jehož výstup pro signál CF tvoří současně devátý řídicí výstup 09 zapojení pro připojení na datové obvody. Vstup šestnáctého invertoru ΪΝ1Β pro signál TB tvoří současně synchronizační vstup 18 zapojení pro připojení na procesor. Výstup šestnáctého invertoru IN1B je připojen na první vstup devátého až jedenáctého dvouvstupového obvodu NS9 až NS11 typu negace logického součinu a na první vstup osmého dvouvstupového obvodu NS08 typu negace logického součinu s otevřeným kolektorem. Inverzní výstupy 079 čtvrtého klopného obvodu D04 typu D pro signál WM tvoří současně šestý řídicí výstup OS zapojení pro připojení na datové obvody. Inverzní výstup 080 pétého klopného obvodu DOS typu D pro signál SEEK tvoří současně sedmý řídicí výstup 07 zapojení pro připojení na datové obvody. Přímý výstup 081 šestého klopného obvodu DOS typu D je připojen na vstup šestého invertoru IN8, jehož výstup pro signál WĚ tvoří současně čtvrtý řídicí výstup 04 zapojení pro připojení na datové obvody a na první až čtvrtou diskovou paměť.The group of address inputs 52 to 64 of the first to thirteenth four-bit sections R9M1 to ROMU of the ROM for MAO to MA8 simultaneously form a group of address inputs 20 for connection to an uncontrolled processor. The first to fourth data outputs 101 to 104 of the first four-bit ROM section R0M1 of the AGO to AC3 signals simultaneously form the first to fourth data outputs 011 to 014 of the circuitry for connection to the processor. The first to third data outputs 105 to 107 of the second four-bit section R0M2 of the ROM type for AC4 to ACS signals simultaneously form the fifth to seventh data outputs 015 to 0.17 of the circuitry for connection to the processor. The fourth data output 108 of the second four-bit section R0M2 of the ROM type for the IHC signal simultaneously forms the eighth data output 018 of the circuitry for connection to the processor. The first to fourth data outputs 109 to 112 of the third four-bit ROM section of the ROM for signals F0 to F3 simultaneously form the ninth to twelfth data outputs 019 to 022 of the circuit for connection to the processor. The first data output 113 of the fourth four-bit section R0M4 of the ROM type for the SETPX signal simultaneously forms the thirteenth data output 023 of the circuit for connection to the processor. The second data output 114 of the fourth four-bit section R0M4 of the ROM for Mil-14 is simultaneously the fourteenth data output 024 of the wiring for the processor connection. The third data output 115 of the fourth four-bit section of the R0M4 of the ROM for connection to the processor. The fourth data output 116 of the fourth four-bit section R0M4 of the ROM for the Z / C signal simultaneously forms the sixteenth data output 028 of the circuitry for connection to the processor. The first to third data outputs 117 to 119 of the fifth four-bit section R0M5 of the ROM type for PO to P2 signals simultaneously form the seventeenth to nineteenth data output I127 to 023 of the circuit for connection to the processor. The fourth data output 120 of the fifth four-bit section R0M5 of the ROM type for the BAS signal simultaneously forms the 20th data output 030 of the wiring for connection to the processor. The first data output 121 of the sixth four-bit ROMB section of the ROM for the OUT signal simultaneously forms the twenty-first data output 031 of the circuitry for connection to the processor. The second data output 122 of the sixth four-bit section R0M6 of the ROM type for the INP signal simultaneously forms the twenty-second data output 032 of the circuitry for connection to the processor. The third data output 123 of the sixth four-bit ROMB section of the ROM for CS signal simultaneously forms the twenty-third data output 033 of the circuitry for connection to the processor. The fourth data output 124 of the sixth four-bit ROMB section of the ROM for S0 / S1 signal is coupled to the data input 39 of the first D-type flip-flop DO1 and simultaneously forms the twenty-fourth data output 034 of the circuit for connection to the processor. The first to fourth data outputs 125 to 140 of the seventh to tenth four-bit sections R0M7 to ROM1f1 of the ROM for the KO to K15 signals simultaneously form the 25th to 40th data output 035 to 050 of the wiring to the processor. The first to fourth data outputs 141 to 144 of the eleventh four-bit ROM ROM section of the ROMs for signals F0 to F3 simultaneously constitute the forty-first to forty-fourth data output 051 to 054 of the circuitry for connection to the processor. The first to third data outputs 145 to 147 of the twelfth four-bit section R0M12 of the ROM type for signals F4 to F6 simultaneously constitute the forty-fifth to forty-seventh data output 035 to 057 of the circuitry for connection to the processor. The fourth data output 148 of the twelfth four-bit section R0M12 of the ROM type for the DEC signal simultaneously forms the 48th data output 058 of the circuitry for connection to the processor. The first data output 149 of the thirteenth four-bit section R0M13 of the ROM for WMS signal is connected to the input of the eleventh INU inverter via the first resistor R1 to the positive pole of the power supply and simultaneously constitutes the 49th data output 059 of the wiring for the processor. The second data output 150 of the thirteenth four-bit section R0M13 of the ROM for the SH signal is connected to the input of the thirteenth inverter IN13, via the second resistor R2 to the positive pole of the power supply, and simultaneously forms the fiftieth data output 060 of the wiring to the processor. The third data output 151 of the thirteenth four-bit section R0M13 of the ROM type for the WRE signal is connected to the input of the fourteenth inverter IN14 via the third resistor R3 to the positive pole of the power supply. The fourth data output 152 of the thirteenth four-bit section R0M13 of the ROM for CFL signal is connected to the input of the fifteenth inverter IN15, through the fourth resistor R4 to the positive pole of the power supply and forms the fifty-second data output 062 of the wiring to the processor. The clock input 40 of the first D-type flip-flop DO1 for the CLK1 signal simultaneously forms a clock input 17 for connection to the processor. The direct output 070 of the first D-type flip-flop DO1 for the SO signal also forms the select output 010 of the circuitry for connection to the processor. The inverse output 971 of the first DO1 type D flip-flop for the S1 signal is connected to the selective input 26-38 of the first to thirteenth four-bit sections R0M1 to ROMU of the ROM. The first input of the first two-input logic product negation MSI circuit for the MA3 signal simultaneously forms the third wiring input 3 for connection to the processor. The output of the first two-input logic-type negation circuit NS1 is connected through the fourth SCR3 signal inverter IN4 to the second input of the first to the seventh open-collector-type negation of the logic product NSO1 to NSO7. The first input of the first four input logic product negation NSC1 circuit is connected to the output of the first INI, whose input for the V signal (12) simultaneously constitutes the eleventh control input 11 of the circuit for connection to the processor. The second input of the first four-input logic product negation NSW circuit for the V signal (13) simultaneously constitutes the twelfth control input 12 for connection to the processor. The third input of the first four-input logic product negation type NSC1 is connected to the output of the second inverter IN2, whose input for the signal V (14) simultaneously constitutes the thirteenth control input 13 of the circuit for connection to the processor. The fourth input of the first four-input NSW circuit. of the logic product negation type for V (.15) simultaneously forms the fourteenth wiring control input 14 for connection to the processor. Output, first four-input NSW circuit. of the logic product negation type is connected via the third IN3 inverter to the first input of the second 2-input logic negation type NS2 and to the second input of the first two-input logic product negation type NS1 forming the eighth control output 06 for connection to data circuits not shown . The second input of the second two-input logic product negation NS2 circuit for the RBIT signal simultaneously constitutes the fifteenth control input 15 for connection to the processor. The output of the second two-input logic-type negation circuit NS2 is connected via the fifth SCRB signal INS inverter to the second input of the third two-input logic-product negation type NS3, whose first input for the V (3) signal simultaneously constitutes the fourth input. The output of the fifth INS inverter is further coupled to the second input of the twelfth to fourteenth and sixth to eighth two-input circuits of the NS12 to NS14 and NS6 to NS8 logic product negation types. The data input 41 of the seventh D-type flip-flop DO7 for the V signal (2) simultaneously constitutes the sixteenth control input 10 of the wiring for connection to the processor. The direct output 072 of the seventh D-type flip-flop DO7 is connected to the input of the seventeenth inverter IN17, whose output for the HS signal simultaneously constitutes the address output 082 of the circuit for connection to the first to fourth disks not shown. The data input 42 of the second D-type flip-flop D for signal V (0) also forms the first control input 1 of the circuit for connection to the processor. The direct input 073 of the second D-type DO2 flip-flop for the YO signal is connected to the second input of the third and fifth four-input logic product NSG3 and NSC5. The inverse output 074 of the second D02 type D flip-flop for the YO signal is connected to the second and third inputs of the second and fourth four-input logic product of NSC2 and NSG4. The data input 43 of the third DOS type D flip-flop for signal V (1) simultaneously forms the second control input 2 of the wiring for connection to the processor. Direct output 075 of the third D-type DO3 flip-flop for the Y1 signal is connected to the fourth input of the fifth and to the third and fourth inputs of the sixth input of the NSC4 and NSC5 negation logic products. The inverse output 078 of the third flip-flop W1 of the type D for the signal Y1 is connected to the fourth input of the second and to the third and fourth inputs of the third four-input circuit of the NSC2 and NSC3 type of logical product negation. The output of the third two-input logic-type negation circuit NS3 is connected to the first input of the second to fifth four-input circuit NSC2 to NSC5 of the logic negation type and through the seventh inverter to clock input 431 of the second, third and seventh flip-flop 002, DO? The output of the second four-input logic-type negation circuit NSC2 of the S0O signal is connected to the first input of the fourth two-input logic-type negation circuit NS4 and at the same time forms the first trigger output 083 of the circuit for connection to the first disk storage. The output of the third circuit čtyřvstupového NSC3 type negation ANDing the signal Sei is connected to the first input circuit seventeenth twininlet NS17 F ypu negation of a logical product and simultaneously forms the second trigger output wiring 034 for connection to the second disk memory. The output of the fourth four-input logic product negation circuit NSC4 for the SE2 signal is connected to the first input of the nineteen two-input logic product negation circuit NS19 and simultaneously forms the third trigger output 085 for connecting ds to the third disk steam. The output of the fifth four-input logic product negation type NSC5 for the SE3 signal is connected to the first input of the twenty-first two input logic product negation type NS21 and simultaneously forms the fourth trigger output 086 of the circuit for connection to the fourth disk memory. The output of the fourth two-input logic product negation type NS4 is connected to the first input of the fifth two-input logic product negation type NES, whose output for the MOO signal is connected to the second input of the fourth two-input negation logical product type NS4. connection to the first disk memory. The output of the 17th two-input logic product negation NS17 is connected to the first input of the 18th logic product negation type NS18, whose output for the M01 signal is connected to the second input of the 17th logical product negation type 17 input, connection to a second disk memory. The output of the nineteenth logical product negation type NS19 is connected to the first input of the twenty two-input NS20 circuit, whose output for the M02 signal is connected to the second input of the nineteenth logical product negation type NS19 and constitutes the third selection output 089 of the . The output of the twenty-first two-input logical product negation type NS21 is connected to the first input of the twenty-second two-input logical product negation type NS22 whose output for the M03 signal is connected to the second input of the twenty-first two input logical product negation type NS21 099 connection for connection to the fourth disk memory. The first input of the twelfth two-input logic product negation NS12 circuit for the V signal (9) simultaneously forms the tenth control input 10 for connection to the processor. The output of the twelfth two-input logic product negation circuit NS12 for the FR signal simultaneously constitutes the fifth control output 05 of the circuit for connection to the first to fourth disk storage. The first input of the thirteenth two-input logic product negation type NS13 for the V signal (7j simultaneously forms the eighth control input 8 of the wiring for the processor connection). The first input of the fourteenth two-input logic product type NS14 for V signal (6) also forms the seventh control input 7 for connection to the processor The output of the fourteenth two-input logic product type NS14 is connected to the first input of the fifteenth two-input circuit The logic product negation NS15, the output of which is connected to the first input of the 16th logic product negation of the 16th two-input circuit NS16 The first input of the sixth logical product negation of the sixth input NS6 of the logical product of the V signal (5) at the same time, the sixth control input 6 of the circuit for connection to the processor The output of the sixth input logic product type NS6 is connected to the second input of the 16th input logic product type NS16, whose SD output is connected to the second input of the 15th input signal the second control output 02 for connection to the first to fourth disk storage. The first input of the seventh two-input logic product negation type NS7 for the V (4) signals simultaneously constitutes the fifth control input 5 of the wiring for connection to the processor. The output of the seventh two-input logic product negation type NS7 is connected to the data input 44 of the first monostable flip-flop M01, whose output 077 for HL signal is connected to the first input of the third two-input open collector negation type logic NS03 to the second input of the fifth, eighteenth , the twenty-two and twenty-second two-input negation logic product NS5, NS18, NS20, NS22 and to the input of the eighth inverter IN8, whose output for the HL signal simultaneously constitutes the third control input 03 of the connection for connection to the first to fourth disk memory. The first input of the eighth two-input logic product negation type NS8 for the V signal (8) is simultaneously the ninth control input 9 of the wiring for connection to the processor. The output of the eighth two-input logic product negation type NS8 is connected to the data input 45 of the second mono-stable flip-flop M02 whose output 078 for the TIME signal is connected to the first input of the fifth logic negation type at the same time, the collector for the signal IX constitutes the second state input 22 for connection to the first to fourth disk memory. The output of the first two-input open-collector negation logic product NSO1 for the E (0) signal simultaneously forms the first state output 063 of the wiring for connection to the processor. The first input of the second dual-input, open-collector negated logic product type NS02 for the TO signal forms simultaneously the third wiring state input 23 for connection to the first to fourth disk storage. The output of the second 2-input, open-collector negation logic type NS02 for the E signal (lj simultaneously forms the second state output 064 of the wiring for the CPU connection.) The output of the 3-input, open-collector negated logic product NSO3 type for the signal E (2) third state output OS5 for connection to the processor The first input of the fourth two-input circuit of the NSD4 negated logic product type with open collector for the FW signal also constitutes the fifth state input 25 of the connection for connection to the first to fourth disk memory. the open collector for signal E (3) is also the fourth state output 066 for connection to the processor The output of the two-input circuit, type NS05, of the open collector logic for the signal E (4), is simultaneously the fifth the state connection output 067 for connection to the processor The input of the ninth inverter IN9 for the RDY signal simultaneously forms the first state input input 21 for connection to the first to fourth disk storage. The output of the ninth inverter IN9 is connected to the first input of the sixth open-collector negated logic product negation type NS06, whose output for signal E (8) simultaneously constitutes the sixth state output 068 of the circuit for connection to the processor. The input of the tenth inverter INlfJ for the WP signal simultaneously constitutes the fourth state input? A for connection to the first to fourth disk storage. The output of the tenth inverter IN10 is connected to the first input of the seventh dual-input, open collector negation logic input NS07, whose output for signal E (9) simultaneously constitutes the seventh status output 069 of the circuit for connection to the processor. The output of the eleventh inverter INU is connected to the second input of the ninth two-input circuit NS9 of the logic product negation type, the output of which is connected to the clock input 47 of the fourth flip-flop D04 type D. . The output of the twelfth inverter IN1.2 is connected to the data inputs 46, 48, 50 of the fourth to sixth flip-flops D04 to DOB type D. The output of the thirteenth inverter IN13 is connected to the second input of the tenth two-input clock input 49 of the fifth flip-flop DOS type D. The output of the fourteenth inverter IN14 is connected to the second input of the eleventh two-input logic product type NS11 whose output is connected to the clock input 51 of the sixth flip-flop DOB type. D. The output of the fifteenth inverter IN15 is connected to the second input of the eighth two-input circuit of the NSU8 type of the negation of the open-collector logic product whose output for the CF signal is simultaneously the ninth control output 09 of the circuit for connection to data circuits. The input of the sixteenth inverter ΪΝ1Β for the TB signal also forms the synchronization input 18 of the wiring for connection to the processor. The output of the 16th inverter IN1B is connected to the first input of the ninth to eleventh two-input negation logic product NS9 to NS11 and to the first input of the eighth two-input logic product negation logic product with open collector. The inverse outputs 079 of the fourth D04 type D flip-flop for the WM signal simultaneously form the sixth control output of the OS wiring for connection to the data circuits. The invert output 080 of the 5th DOS type D flip-flop for the SEEK signal is also the seventh control output 07 of the circuit for connection to the data circuits. The direct output 081 of the sixth D-type flip-flop DOS is connected to the input of the sixth inverter IN8, whose output for the WE signal simultaneously constitutes the fourth control output 04 of the circuit for connection to data circuits and to the first to fourth disk memory.

Řídicí obvody jsou svými vstupy a výstupy spojeny za prvé s procesorem počítače, přičemž tento procesor musí být schopen pracovat na úrovni mikroinstrukcí s dostatečně rychlým cyklem mikroinstrukcí. Procesor obsahuje běžně svoji vlastní řídicí mikroprogramovou paměť, jako první sekci EQ, v níž jsou pevně uloženy mikroprogramy pro řízení běžných operací procesoru. Druhá sekce SI mikroprogramové paměti je obsažena v řídicích obvodech a jsou v ní uloženy mikroprogramy pro řízení diskové paměti. Za druhé jsou řídicí obvody svými vstupy a výstupy spojeny s datovými obvodu a s vlastní diskovou pamětí, která může být jedna nebo více. V popsaném zapojení je počítáno s řízením čtyř diskových pamětí.The control circuits are firstly connected to the computer processor by their inputs and outputs, which processor must be able to operate at the microinstruction level with a sufficiently fast microinstruction cycle. Typically, the processor includes its own microprocessor control memory, as the first section of the EQ, in which the microprocessors are stored to control normal processor operations. The second section of the microprogram memory S1 is contained in the control circuitry and contains the microprograms for controlling the disk storage. Second, the control circuits are connected with their inputs and outputs to the data circuits and to the actual disk memory, which may be one or more. In the circuit described, four disk memories are controlled.

Řídicí obvody jsou spojeny s procesorem pomocí signálů, kde signály V(0] až V(15] jsou příkazy a adresace diskových jednotek. Z toho V(0] a V(l) představuje adresu jednotky O až 3, V(2) adresu povrchu disku O, 1, V (3) výběr jednotky a povrchu disku, V(4] buzení motoru a přiklopení hlavy ve vybrané jednotce, V(5) nastavení směru vzad, V(6) nastavení směru vpřed, V(7] krok o jednu stopu v nastaveném směru, V(8] nastavení času sektoru, V(9] rušení chyby zápisu, V(12) až V (15) adresa, skupiny diskových pamětí. Signál RBIT znamená řídicí signál pro spuštění operace, R03 řídicí signál přerušovací adresy, CLK1 hodinový signál, TB řídicí časový signál. FO signál přenosového bitu, MAO až MA8 adresu mikroprogramové paměti. Sivnály Ě(0 až 4, 8, 9) znamenají zpětné hlášení o stavu probíhající operace. Z toho E(0) představuje index, E(l) stopu 00, E(2) hlava překlopena, E(3] chybu zápisu, E(4) aktivníThe control circuitry is coupled to the processor by signals where the signals V (0) to V (15) are the commands and addresses of the disk drives, of which V (0] and V (1) represent the address of the unit 0 to 3, V (2) the address drive surface 0, 1, V (3) drive selection and drive surface, V (4) motor drive and head tilting in selected drive, V (5) reverse direction adjustment, V (6) forward direction adjustment, V (7] step one track in the set direction, V (8) sector time setting, V (9) write error cancellation, V (12) to V (15) address, group of disk memories RBIT signal means control signal to start operation, R03 control signal interrupt addresses, CLK1 clock signal, TB control time signal, FO bit transmission signal, MAO to MA8 address of the microprogram memory, signals ((0 to 4, 8, 9) indicate feedback status of the operation in progress E (0) represents index, E (l) track 00, E (2) head flipped, E (3) write error, E (4) active

5¢805 čas sektoru, E(8) připravenost diskové paměti, E(9J disk je chráněn proti zápisu. Signály na výstupech 011 až 060 zapojeni jsou signály mikroinstrukce (obr. 2], vysílané z řídicích obvodů do procesoru. Signál SO aktivuje sekci SO řídicí mikroprogramové paměti procesoru.5 ¢ 805 sector time, E (8) disk readiness readiness, E (9J disk is write protected. The signals on outputs 011 to 060 connected are microinstruction signals (Fig. 2), sent from the control circuits to the processor. SO processor microprocessor memory.

Dále jsou řídicí obvody spojeny s datovými obvody pomocí signálů WM, který představuje zápis missingového slova, ŠEĚK hledání missingového slova, WE zápis datového slova, SC výběrový kód, to je adresa skupiny disků, CF signál pro synchronizaci datového kanálu.Further, the control circuits are connected to the data circuits by means of WM signals, which represents the missing word entry, the LEK search for the missing word, WE the entry of the data word, SC selection code, i.e. the disk group address, CF signal for data channel synchronization.

S vlastní skupinou diskových pamětí jsou řídicí obvody spojeny pomocí signálů RDY, který znamená připravenost paměti, IX index, TO stopu 00, WP chráněný disk, FW chybu zápisu, SĚO až ŠEf3 výběrový signál, který vybere jednu ze čtyř diskových pamětí, MOÓ až MO3 buzení motorů v diskových pamětech^ ST krok o jednu stopu v daném směru, SD volbu směru krokování, a sice je-li ŠD = 0 vpřed, jeli SD = 1 vzad, HL přiklopení hlavy, WĚ aktivace zápisového kanálu, FŘ rušení chybového stavu, HS adresa jednoho ze dvou povrchů disku.The control circuits are connected to their own group of disk memories by means of RDY signals, which means memory readiness, IX index, TO track 00, WP protected disk, FW write error, SEO to ŠEf3 select signal, which selects one of four disk memories, MOÓ to MO3 drive drives in disk memories ^ ST step one track in given direction, SD selection of stepping direction, if SD = 0 forward, SD = 1 backward, HL head tilting, WE write channel activation, F error state cancellation, HS address of one of two disc surfaces.

Řídicí obvody obsahují již zmíněnou sekci SI mikroprogramové paměti, ve které jsou uloženy mikroprogramy pro řízení skupiny diskových pamětí s pružným magnetickým diskem. Tyto mikroprogramy jsou sestaveny z mikroinstrukce, jejíž skladba je znázorněna na obr. 2. Mikroinstrukce má šest polí po osmi bitech a sedmé pole čtyřbitové. V prvním poli je řízení následující adresy mikroprogramu AC0 až AC6 a řízení hodinových impulsů IHC. Ve druhém poli je řízení stavové logiky FCO až FC3, řízení instrukční sběrnice SEPTX, Cil až M14 a řízení paměti procesoru signály Z./C, STAR. Ve třetím poli je ovládání multiplexoru stavů pomocí bitů P2, Pl, PO, řízení adresy báze BASE, řízení výstupu OUT, řízení rychlého kanálu CS, INP a řízení sekcí mikroprogramové paměti pomocí bitu S0/S1. Ve čtvrtém a pátém poli je šestnáctibitová konstanta KO až K15, která může být ve třech funkcích podle jednoho ze tří zvolených formátů mikroinstrukce. Konstanta může znamenat vstupní data pro aritmetickou a logickou jednotku procesoru, šestnáctibitové řídicí slovo pro řízení vstupu, výstupu a přerušení nebo pomocnou dekadickou konstantu pro dekadické operace. Jeden z těchto tří formátů je zvolen pomocí kódu operace FO až F6 a příznakového bitu DEC. V sedmém poli je uloženo čtyřbitové řídicí slovo pro ovládání řídicích obvodů diskové paměti. První bit WMS řídí zápis missingového Slova na pružný magnetický disk. Druhý bit ŠEK řídí hledání missingového slova na pružném magnetickém disku. Třetí bit WRĚ řídí zápis dat na disk. Čtvrtý bit CLF řídí přenos dat mezi procesorem a datovými obvody disku.The control circuits comprise the aforementioned SI section of the microprogram memory, in which the microprograms for controlling the plurality of disk memories with a flexible magnetic disk are stored. These micro programs are composed of a microinstruction, the composition of which is shown in Figure 2. The microinstruction has six fields of eight bits and a seventh field of four bits. In the first field there is the control of the following address of the micro program AC0 to AC6 and the control of the IHC clock pulses. In the second field, the state logic control is FCO to FC3, the SEPTX instruction bus control, C11 to M14, and the processor memory control are Z./C, STAR signals. In the third field, the state multiplexer is controlled by P2, P1, PO bits, BASE address control, OUT output control, CS fast channel control, INP, and microprocessor memory section control by bit S0 / S1. In the fourth and fifth arrays there is a 16-bit constant KO through K15, which can be in three functions according to one of the three selected microinstruction formats. A constant can mean input data for the processor arithmetic and logic unit, a 16-bit control word for input, output, and interrupt control, or an auxiliary decimal constant for decimal operations. One of these three formats is selected by the operation code F0 to F6 and the flag bit DEC. In the seventh field is stored a four-bit control word for controlling the disk memory control circuits. The first WMS bit controls the writing of the missing Word to the flexible magnetic disk. The second bit of the CHECK controls the search for the missing word on the flexible magnetic disk. The third bit WRĚ controls the writing of data to the disk. The fourth bit CLF controls the data transfer between the processor and the disk data circuits.

Po připojení napájecího zdroje začne časový zdroj procesoru generovat řídicí časové signály podle obr. 3, z nichž signály ČLK1 a TB jsou zavedeny na vstupy řídicích obvodů, takže zahájení první mikroinstrukce bude probíhat synchronně s časovým zdrojem. První mikroinstrukce bude přečtena ze sekce SI v řídicích obvodech na základě adresy nastavené na skupině vstupů 20. Přečtená mikroinstrukce, která je uspořádána podle obr. 2, je na všech datových výstupech paměti mikroprogramu přítomna v čase T3 podle obr. 3. V čase T4 se signálem TB nastaví výchozí stav výstupních signálů WM, SEEK, WE, CF. Po nastavení výchozího stavu přijde mikroprogram do sekce SO pomocí bitu S0/S1 mikroinstrukce a signálu SO. V sekci SO začne opakovaně probíhat základní mikroinstrukční cyklus. Procesor může nyní vysílat příkazy pro operace s diskovou pamětí. Tyto příkazy jsou předávány do řídicích obvodů dvojím způsobem. První způsob řízení spočívá v tom, že procesor nastaví adresu skupiny diskových pamětí pomocí signálů V [12 až 15), adresu žádané diskové paměti ve skupině pomocí signálů V(0 až 2) a vlastní příkaz, například příkaz k provedení jednoho kroku vystavovacího mechanismu signálem V(7). Následující řídicí impuls signálu RBIT způsobí v řídicích obvodech vybuzení odpovídajícího signálu ŠT a tím provedení kroku o jednu stopu v daném směru. Druhý způsob řízení spočívá v tom, že procesor předá řízení do sekce SI řídicí mikroprogramové paměti, obsažené v řídicích obvodech prostřednictvím signálu CLK1. Na příslušné adrese v sekci SI začíná prqváděcí mikroprogram požadované operace, na příklad operace zápisu adresového pole na pružný magnetický disk. Čtený mikroprogram rozloží požadovanou operaci na sérii elementárních příkazů, vysílaných do diskové paměti, v tomto případě provede zápis missingu pomocí signálu WMS a výstupního signálu WM,, v dalších krocích provede řízení a synchronizaci zápisu dat na disk pomocí signálů WE, CF. Zpětné hlášení o stavu prováděné operace je předáváno z řídicích obvodů do procesoru pomocí signálů É(0 až 4, 8, 9). Po řízení předáno zpět do sekce SO pomocí signálu S0/S1 mikroinstrukce a signálu SČL Obdobně jsou provedeny všechny další operace diskové paměti.Upon connection of the power supply, the processor time source will begin to generate control time signals of Fig. 3, of which the CLK1 and TB signals are input to the control circuit inputs, so that the initiation of the first microinstruction will be synchronized with the time source. The first microinstruction will be read from the SI section in the control circuits based on the address set on the input group 20. The read microinstruction, which is arranged according to FIG. 2, is present on all data outputs of the microprogram memory at time T3 of FIG. signal TB sets the default state of output signals WM, SEEK, WE, CF. After setting the default state, the microprogram will come to the SO section using the S0 / S1 bit of the microinstruction and the SO signal. In the SO section the basic microinstruction cycle starts repeatedly. The processor can now transmit commands for disk memory operations. These commands are transmitted to the control circuits in two ways. The first method is to set the address of the group of disk memories using the V signals [12 to 15), the address of the desired disk memory in the group using the V signals (0 to 2) and the command itself, for example V (7). The following control pulse of the RBIT signal causes the corresponding control signal ST to be excited in the control circuits, thereby performing a one-step step in that direction. The second method of control is that the processor passes control to the control section of the microprocessor memory contained in the control circuitry via the CLK1 signal. At the appropriate address in section S1, the executing microprogram begins the desired operation, for example, an operation of writing an address field to a flexible magnetic disk. The read microprogram decomposes the requested operation into a series of elementary commands transmitted to the disk memory, in which case it performs the missing write using the WMS signal and the output signal WM ,, in the next steps it performs control and synchronization of data writing to the disk using WE, CF signals. The operation status feedback is transmitted from the control circuits to the processor via the E signals (0 to 4, 8, 9). After the control is passed back to the SO section by the microinstruction signal S0 / S1 and the SCL signal Similarly, all other disk memory operations are performed.

Vynálezu lze použít k řízení jedné nebo více diskových pamětí s pružným magnetickým diskem.The invention can be used to control one or more flexible magnetic disk storage memories.

Claims (2)

1. Zapojení řídicích obvodů pro mikroprogramové řízení diskové paměti s pružným magnetickým diskem s pamětí typu ROM a logickými obvody, vyznačené tím, že skupiny adresových vstupů (52 až 64) první až třinácté čtyřbitové sekce (ROM 1 až ROM13) paměti typu ROM tvoří současně skupinu adresových vstupů (20) zapojení, čtveřice datových výstupů (101 až 104.. 105 až 108, 109 až 112, 113 až 116, 117 až'120, 121 až 124, 125 až 128, 129 až 132, 133 až 136, 137 až 140, 141 až 144, 145 až 148) první až dvanácté čtyřbitové sekce (RÓMI až ROM12) paměti typu ROM tvoří současně první až čtyřicátý osmý datový výstup (Oll až 058) zapojení, čtvrtý datový výstup (124) šesté čtyřbitové sekce (R0M6) paměti typu ROM je dále připojen na datový vstup (39) prvního klopného obvodu (DOl) typu D, první datový výstup (149) třinácté čtyřbitové sekce (R0M13) paměti typu ROM je připojen na vstup jedenáctého invertoru (INU), přes první odpor. (Rl) na kladný pól zdroje elektrické energie a tvoří současně čtyřicátý devátý datový výstup (059) zapojení, druhý datový výstup (150) třinácté čtyřbitové sekce (R0M13) paměti typu ROM je připojen na vstup třináctého invertoru (IN13), přes druhý odpor (R2) na kladný pól zdroje elektrické energie a tvoří současně padesátý datový výstup (060) zapojení, třetí datový výstup (151) třinácté čtyřbitové sekce (ROM 13) paměti typu ROM je připojen na vstup čtrnáctého invertoru (IN14), přes třetí odpor (R3) na kladný pól zdroje elektrické energie a tvoří současně padesátý první datový výstup (061) zapojení, čtvrtý datový výstup (152) třinácté čtyřbitové sekce (R0M13) paměti typu ROM je připojen na vstup patnáctého invertoru (IN15), přes čtvrtý odpor (R4) na kladný datový výstup (06-2) zapojení, hodinový vstup (40) prvního klopného obvodu (DOl) typu D tvoří současně hodinový vstup (17) zapojení, přímý výstup (070) prvního klopného obvodu (DO1) typu D tvoří současně výběrový výstup (010) zapojení, inverzní výstup (071) prvního klopného obvodu ( DO1) typu D je připojen na výběrový vstup (26 až 38) první až třinácté čtyřbitové sekce (R0M1 až ROM13) paměti typu ROM, první vstup prvního dvouvstupového obvodu (NS1) typu negace logického součinu tvoří současně třetí řídicí vstup (3) zapojení, výstup prvního dvouvstupového obvodu (NS1) typu negace logického součinu je připojen přes čtvrtý invertor (IN4) na druhý vstup prvního až sedmého dvouvstupového obvodu (NSO1 až NSO7) typu negace logického součinu s otevřeným kolektorem, první vstup prvního čtyřvstupového obvodu (NSC1) typu negace logického součinu je připojen na výstup prvního invertoru (INI), jehož vstup tvoří současně jeVYNALEZU denáctý řídicí vstup (11) zapojení, druhý vstup prvního čtyřvstupového obvodu (NSC1) typu negace logického součinu tvoří současně dvanáctý řídicí vstup (12) zapojení, třetí vstup prvního čtyřvstupového obvodu (NSC1) typu negace logického součinu je připojen na výstup druhého invertoru (IN2), jehož vstup tvoří současně třináctý řídicí vstup (13) zapojení, čtvrtý vstup prvního čtyřvstupového obvodu (NSC1) typu negace logického součinu tvoří současně čtrnáctý řídicí vstup (14) zapojení, výstup prvního čtyřvstupového obvodu (NSC1) typu negace logického součinu je připojen přes třetí invertor (IN3) na první vstup druhého dvouvstupového obvodu (NS2) typu. negace logického součinu a na druhý vstup prvního dvouvstupového obvodu (NS1) typu negace logického součinu, tvořící současně osmý řídicí výstup (08) zapojení, druhý vstup druhého dvouvstupového obvodu (NS2) typu negace. logického součinu tvoří současně patnáctý řídicí vstup (15) zapojení, výstup druhého dvouvstupového obvodu (NS2) typu negace logického součinu je připojen přes pátý invertor (IN5) na druhý vstup třetího dvouvstupového obvodu (NS3) typu negace logického součinu, jehož první vstup tvoří současně čtvrtý vstup (4) zapojení, výstup pátého invertoru (ΪΝ5) je dále připojen na druhý vstup dvanáctého až čtrnáctého a šestého až osmého dvouvstupového obvodu (NS12 až NS14, NS6 až NC8) typu negace logického součinu, datový vstup (42) druhého klopného obvodu (DO2) typu D tvoří současně první řídicí vstup (1) zapojení, inverzní výstup (074) druhého klopného obvodu (DO2) typu D je připojen na druhý a třetí vstup druhého čtyřvstupového obvodu (NSC2) typu negace logického součinu, datový vstup (43) třetího klopného obvodu (DO3) typu D tvoří současně druhý řídicí vstup (2) zapojení, inverzní výstup (076) třetího klopného obvodu (DO3) typu D je připojen na čtvrtý vstup druhého čtyřvstupového obvodu (NSC2) typu negace logického součinu, výstup třetího dvouvstupového obvodu (NS3) typu negace logického součinu je připojen na první vstup druhého čtyřvstupového obvodu (NSC2) typu negace logického součinu a přes sedmý invertor (IN7) na hodinový vstup (431) druhého a třetího klopného obvodu (DO2, DO3) typu D, výstup druhého čtyřvstupového obvodu (NSC2) typu negace logického součinu je připojen na první vstup čtvrtého dvouvstupového obvodu (NS4) typu negace logického součinu a tvoří současně spouštěcí výstup (083) zapojení, výstup čtvrtého dvouvstupového obvodu (NS4) typu negace logického součinu je připojen na první vstup pátého dvouvstupového obvodu (NS5) typu negace logické256805 ho součinu, jehož výstup je připojen na druhý vstup čtvrtého dvouvstupového obvodu (NS4) typu negace logického součinu a tvoří současně volicí výstup (087) zapojení, první vstup dvanáctého dvouvstupového obvodu (NS12) typu negace logického součinu tvoří současně desátý řídicí vstup (10) zapojení, výstup dvanáctého dvouvstupového obvodu (NS12) typu negace logického součinu tvoří současně pátý řídicí výstup (05) zapojení, první vstup třináctého dvouvstupového obvodu (NS13) typu negace logického součinu tvoří současně osmý řídicí vstup (8) zapojení, výstup třináctého dvouvstupového obvodu (NS13) typu negace logického součinu tvoří současně první řídicí výstup (Ol) zapojení, první vstup čtrnáctého dvouvstupového obvodu (NS14) typu negace logického součinu tvoří současně sedmý řídicí vstup (7) zapojení, výstup čtrnáctého dvouvstupového obvodu (NS14) typu negace logického součinu je připojen na první vstup patnáctého dvouvstupového obvodu (NS15) typu negace logického součinu, jehož výstup je připojen na první vstup šestnáctého dvouvstupového obvodu (NSW) typu negace logického součinu, první vstup šestého dvouvstupového obvodu (NS6) typu negace logického součinu tvoří současně šestý řídicí vstup (6) zapojení, výstup šestého dvouvstupového obvodu (NS6) typu negace logického součinu je připojen na druhý vstup šestnáctého dvouvstupového obvodu (NS16) typu negace logického součinu, jehož výstup je připojen na druhý vstup patnáctého dvouvstupového obvodu (NS15) typu negace logického součinu a tvoří současně druhý řídicí výstup (02) zapojení, první vstup sedmého dvouvstupového obvodu (NS7) typu negace logického součinu tvoří současně pátý řídicí vstup (5) zapojení, výstup sedmého dvouvstupového obvodu (NS7) typu negace logického součinu je připojen na datový vstup (44) prvního monostabilního klopného obvodu (MO1), jehož výstup (077) je připojen na první vstup třetího dvouvstupového obvodu (NSO3) typu negace logického součinu s otevřeným kolektorem, na druhý vstup pátého dvouvstupového obvodu (NS5) typu negace logického součinu a na vstup osmého invertoru (IN8), jehož výstup tvoří současně třetí řídicí výstup (03) zapojení, první vstup osmého dvouvstupového obvodu (NS8) typu negace logického součinu tvoří současně devátý řídicí vstup (9) zapojení, výstup osmého dvouvstupového obvodu (NS8) typu negace logického součinu je připojen na datový vstup (45) druhého monostabilního klopného obvodu (M02), jehož výstup (078) je připojen na první vstup pátého dvouvstupového obvodu (NS05) typu negace logického součinu s otevřeným kolektorem, první vstup prvního dvouvstupového obvodu (NSO1) typu negace logického součinu s otevřeným kolektorem tvoří současně druhý stavový vstup (22) zapojení, výstup prvního dvouvstupového obvodu (NS01) typu negace logického součinu s otevřeným kolektorem tvoří současně první stavový výstup (063) zapojení, první vstup druhého dvouvstupového obvodu (NS02) typu negace logického součinu s otevřeným kolektorem tvoří současně třetí stavový vstup (23) zapojení, výstup druhého dvouvstupového obvodu (NSO2) typu negace logického součinu s otevřeným kolektorem tvoří současně druhý stavový výstup (064) zapojení, výstup třetího dvouvstupového obvodu (NSO3) typu negace logického součinu s otevřeným kolektorem tvoří současně třetí stavový výstup (065) zapojení, první vstup čtvrtého dvouvstupového obvodu (NS04) typu negace logického součinu s otevřeným kolektorem tvoří současně pátý stavový vstup (25) zapojení, výstup čtvrtého dvouvstupového obvodu (NS04) typu negace logického součinu s otevřeným kolektorem tvoří současně čtvrtý stavový výstup (066) zapojení, výstup pátého dvouvstupového obvodu (NS05) typu negace logického součinu s otevřeným kolektorem tvoří současně pátý stavový výstup (067) zapojení, vstup devátého invertoru (ΪΝ9) tvoří současně první stavový vstup (21) zapojení, výstup devátého invertoru (IN9) je připojen na první vstup šestého dvouvstupového obvodu (NS06) typu negace logického součinu s otevřeným kolektorem, jehož výstup tvoří současně šestý stavový výstup (069) zapojení, vstup desátého invertoru (IN10) tvoří současně čtvrtý stavový vstup (24) zapojení, výstup desátého invertoru (IN10) je připojen na první vstup sedmého dvouvstupového obvodu (NS07) typu negace logického součinu s otevřeným kolektorem, jehož výstup tvoří současně sedmý stavový výstup (069) zapojení, výstup jedenáctého invertoru (INU) je připojen na druhý vstup devátého dvouvstupového obvodu (NS9) typu negace logického součinu, jehož výstup je připojen na hodinový vstup (47) čtvrtého klopného obvodu (D04) typu D, vstup dvanáctého invertoru (IN12) tvoři současně ovládací vstup (19) zapojení, výstup dvanáctého invertoru (IN12) je připojen na datový vstup (46, 48, 50) čtvrtého až šestého klopného obvodu (D04 až D06) typu D, výstup třináctého invertoru (IN13) je připojen na druhý vstup desátého dvouvstupového obvodu (NS10) typu negace logického součinu, jehož výstup je připojen na hodinový vstup (49) pátého klopného obvodu (D05) typu D, výstup čtrnáctého invertoru (IN14) je připojen na druhý vstup jedenáctého dvouvstupového obvodu (NS11) typu negace logického součinu, jehož výstup je připojen na hodinový vstup (51) šestého klopného obvodu (D06) typu D, výstup patnáctého invertoru (IN15) je připojen na druhý vstup osmého dvouvstupového obvodu (NS08) typu negace logického součinu s otevřeným kolektorem,Wiring of control circuits for micro-programmable disk management of a flexible magnetic disk with ROM and logic circuits, characterized in that the address input groups (52 to 64) of the first to thirteenth four-bit sections (ROM 1 to ROM13) simultaneously form ROM a plurality of wired address inputs (20), four data outputs (101 to 104, 105 to 108, 109 to 112, 113 to 116, 117 to 120, 121 to 124, 125 to 128, 129 to 132, 133 to 136), 137 to 140, 141 to 144, 145 to 148) of the first to twelfth four-bit sections (ROMs to ROM12) of the ROM are simultaneously the first to 48th wiring data output (O11 to 058), the fourth data output (124) of the sixth four-bit section ( The ROM type memory is further connected to the data input (39) of the first D-type flip-flop (DO1), the first data output (149) of the thirteenth four-bit section (R0M13) of the ROM type is connected to the eleventh input inverter (INU) through the first resistor. (R1) to the positive pole of the power source and simultaneously form the 43rd data output (059) of the wiring, the second data output (150) of the thirteenth four-bit section (R0M13) of the ROM is connected to the input of the thirteenth inverter (IN13). R2) to the positive pole of the power supply and simultaneously form the 50th wiring data output (060), the third data output (151) of the thirteenth four-bit section (ROM 13) of the ROM is connected to the input of the fourteenth inverter (IN14) ) to the positive pole of the power supply and simultaneously form the fifty-first wiring data output (061), the fourth data output (152) of the thirteenth four-bit section (R0M13) of the ROM is connected to the fifteenth inverter (IN15) input via the fourth resistor (R4) the positive data output (06-2) of the wiring, the clock input (40) of the first D-type flip-flop (DO1) simultaneously forms the wiring clock input (17) , the direct output (070) of the first D-type flip-flop (DO1) forms a wiring selection output (010), the inverse output (071) of the first D-type flip-flop (DO1) is connected to the selection input (26-38) of the first to thirteenth four-bit section (R0M1 to ROM13) of ROM type, the first input of the first two-input logic product (NS1) is simultaneously the third wiring control input (3), the output of the first two-input logic product negation (NS1) is connected via the fourth inverter (IN4) ) to the second input of the first to the seventh double-input circuit (NSO1 to NSO7) of the open collector negation type, the first input of the first four-input circuit (NSC1) of the negation of the logical product type is connected to the first inverter (INI) the control input (11) of the wiring, the second input of the first 4-input logic negation (NSC1) circuit the third input of the first four-input circuit (NSC1) of the logic product negation type is connected to the output of the second inverter (IN2), whose input is simultaneously the thirteenth control input (13), the fourth input of the first four input The logic product negation circuit (NSC1) forms at the same time the fourteenth wiring control input (14), the output of the first four-input logic product negation circuit (NSC1) is connected via a third inverter (IN3) to the first input of the second two-input circuit (NS2). the negation of the logic product and the second input of the first two-input circuit (NS1) of the negation of the logic product, forming simultaneously the eighth control output (08), the second input of the second two-input circuit (NS2) of the negation. the logic product is simultaneously the fifteenth wiring control input (15), the output of the second logic product negation 2-input circuit (NS2) is connected via the fifth inverter (IN5) to the second input of the logical product negation the fourth wiring input (4), the output of the fifth inverter (ΪΝ5) is further connected to the second input of the twelfth to fourteenth and the sixth to eighth two-input negation logic products (NS12 to NS14, NS6 to NC8); (D2) of type D simultaneously form the first wiring control input (1), the inverse output (074) of the second D-type flip-flop (DO2) is connected to the second and third inputs of the second four-input ) of the third D-type flip-flop (DO3) simultaneously forms the second wiring control input (2), the inverse output (076) t the third D-type flip-flop (DO3) is connected to the fourth input of the second 4-input logic product negation type (NSC2), the output of the third two-input logic product negation (NS3) is connected to the first input of the second four-input logic product type and through the seventh inverter (IN7) to the clock input (431) of the second and third D-type flip-flops (DO2, DO3), the output of the second 4-input logic product negation (NSC2) is connected to the first input the output of the fourth logic product negation two input input (NS4) is connected to the first input of the 5th logic input negation type input (NS5), the output of which is connected to the second input of the fourth dual input circuit (NS4) of the type of negation of the logical product and form simultaneously the wiring select output (087), the first input of the twelfth two-input circuit (NS12) of the negation of the logical product forms simultaneously the tenth wiring control input (10), the output of the twelfth two-input circuit (NS12) of the negation of the logic product of the the first input of the thirteenth two-input circuit (NS13) of the type of negation of the logical product forms simultaneously the eighth wiring control input (8), the output of the thirteenth two-input circuit (NS13) of the type of negation of the logical product ) of the logic product negation type is simultaneously the seventh control input (7), the output of the fourteenth two-input circuit (NS14) of the logic product negation type is connected to the first input of the fifteenth two-input circuit (NS15) logic product negation of the sixth two-input circuit (NSW), logic product negation of the sixth input (6) of the logic product negation is the sixth wiring control input (6), output of the logic product negation of the sixth input (NS6) of the logic is connected to the second input of the sixteenth a 2-input logic product negation input (NS16), the output of which is connected to the second input of the 15th logic product negation input 15 (NS15) and simultaneously form the second wiring control output (02), the first input of the 7th logic product negation input 7th input (NS7) the output of the seventh two-input circuit (NS7) of the logic product negation type is connected to the data input (44) of the first monostable flip-flop (MO1), whose output (077) is connected to the first input of the third two-input circuit (NSO3) type of logical sum negation open collector, to the second input of the 5th logic product negation (NS5) and to the input of the eighth inverter (IN8), whose output is also the third wiring control output (03), the first input of the eighth logical negation of the 8th input the product is simultaneously the ninth control input (9), the output of the eighth two-input circuit (NS8) of the negation of the logical product type is connected to the data input (45) of the second monostable flip-flop (M02). Open collector negation type (NS05), the first input of the first 2-input open collector negation type (NSO1) is the second wiring state input (22), the output of the first 2-input open type negation logic (NS01) the collector simultaneously forms the first state output (063) on In addition, the first input of the second two-input circuit (NS02) of the open collector negation type constitutes the third wiring state input (23), the output of the second two-input circuit of the open collector negation of logic product forms simultaneously the second wiring status output (064). , the output of the third open-collector negation logic (NSO3) of the open collector is the third wiring state output (065), the first input of the fourth open-collector negation logic of the open two collector (N04) forms the fifth wiring state input (25) the output of the fourth 2-input circuit of the open collector negation type forms the fourth wiring state output (066) at the same time, the output of the fifth two-input of the open collector negation type logic product forms the fifth state output (067) The output of the ninth inverter (IN9) is connected to the first input of the sixth two-input circuit (NS06) of the open-collector logic product type, the output of which also forms the sixth state output (069), the tenth inverter (IN10) input is simultaneously the fourth wiring state input (24), the tenth inverter (IN10) output is connected to the first input of the seventh dual-input, open collector negation logic product (NS07) seventh wiring state output (069), output of the eleventh inverter (INU) is connected to the second input of the ninth two-input circuit (NS9) of the logical product negation type, whose output is connected to the clock input (47) of the fourth flip-flop (D04) The twelfth inverter (IN12) consists of the control input (19) at the same time, the output twelve the third inverter (IN12) is connected to the data input (46, 48, 50) of the fourth to sixth flip-flop (D04 to D06) type D, the output of the thirteenth inverter (IN13) is connected to the second input of the 10th logic negation the product whose output is connected to the clock input (49) of the fifth flip-flop (D05) type D, the output of the fourteenth inverter (IN14) is connected to the second input of the eleventh two-input circuit (NS11) (51) a sixth D-type flip-flop (D06), the output of the fifteenth inverter (IN15) is connected to the second input of the open collector negation of the eighth dual input (NS08) type, 256805 jehož výstup tvoří současně devátý řídicí výstup (09) zapojení, vstup šestnáctého invertoru (IN16) tvoří současně synchronizační vstup (18) zapojení, výstup šestnáctého invertoru (IN16) je připojen na první vstup devátého až jedenáctého dvouvstupového obvodu (NS9 až NS11) typu negace logického součinu a na první vstup osmého dvouvstupového obvodu (NSO8) typu negace lo ického součinu s otevřeným kolektorem, inverzní výstup (079) čtvrtého klopného obvodu (DO4) typu D tvoří současně šestý řídicí výstup (06) zapojení, inverzní výstup (080) pátého klopného obvodu (DQ5) typu D tvoří současně sedmý řídicí výstup (07) zapojení, přímý výstup (081) šestého klopného obvodu (D06) typu D je připojen na vstup šestého invertoru (IN6), jehož výstup tvoří současně čtvrtý řídicí výstup (04) zapojení.256805 whose output is simultaneously the ninth control output (09), the input of the 16th inverter (IN16) is also the synchronization input (18) of the connection, the output of the 16th inverter (IN16) is connected to the first input of the ninth to the eleventh dual input (NS9 to NS11) negation of the logic product and the first input of the eighth two-input circuit (NSO8) of the open-collector type negation of the logical product, the inverse output (079) of the fourth flip-flop (DO4) type D simultaneously forms the sixth control output (06) the fifth D-type flip-flop (DQ5) forms the seventh wiring control output (07) at the same time, the direct output (081) of the sixth D-type flip-flop (D06) is connected to the input of the sixth inverter (IN6) ) connection. 2. Zapojení podle bodu 1 vyznačené tím, že datový vstup (41) sedmého klopného obvodu (D07) typu D tvoří současně šestnáctý řídicí vstup (16) zapojení, kdežto jeho přímý výstup (072) je připojen na vstup sedmnáctého invertoru (IN17), jehož výstup tvoří současně adresový výstup (082) zapojení a výstup sedmého invertoru (IN7 j je dále připojen na hodinový vstup (431) sedmého klopného obvodu (D07) typu D.Wiring according to claim 1, characterized in that the data input (41) of the seventh D-type flip-flop (D07) forms simultaneously the 16th wiring control input (16), while its direct output (072) is connected to the 17th inverter (IN17) input. whose output comprises simultaneously the address output (082) of the wiring and the output of the seventh inverter (IN7j) is further connected to the clock input (431) of the seventh flip-flop (D07) type D.
CS864062A 1986-06-03 1986-06-03 Control circuit wiring for firmware disk storage with flexible magnetic disk CS259805B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CS864062A CS259805B1 (en) 1986-06-03 1986-06-03 Control circuit wiring for firmware disk storage with flexible magnetic disk

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CS864062A CS259805B1 (en) 1986-06-03 1986-06-03 Control circuit wiring for firmware disk storage with flexible magnetic disk

Publications (2)

Publication Number Publication Date
CS406286A1 CS406286A1 (en) 1988-03-15
CS259805B1 true CS259805B1 (en) 1988-11-15

Family

ID=5382518

Family Applications (1)

Application Number Title Priority Date Filing Date
CS864062A CS259805B1 (en) 1986-06-03 1986-06-03 Control circuit wiring for firmware disk storage with flexible magnetic disk

Country Status (1)

Country Link
CS (1) CS259805B1 (en)

Also Published As

Publication number Publication date
CS406286A1 (en) 1988-03-15

Similar Documents

Publication Publication Date Title
US6370635B2 (en) Dual ROM microprogrammable microcontroller and universal serial bus microcontroller development system
US3909799A (en) Microprogrammable peripheral processing system
US6338109B1 (en) Microcontroller development system and applications thereof for development of a universal serial bus microcontroller
TWI334537B (en) An apparatus for data transfer and a computer system thereof
US3283308A (en) Data processing system with autonomous input-output control
JPS601643B2 (en) Initialization circuit for digital computers
JPH0432426B2 (en)
CS259805B1 (en) Control circuit wiring for firmware disk storage with flexible magnetic disk
WO1985005708A1 (en) Control integrated circuit
JPS5533232A (en) Sequential controller
WO1981000158A1 (en) Numerical control apparatus
US3266022A (en) Computer addressing system
CN106997182B (en) It is a kind of for single-chip microcontroller or the programmable control method of PC machine
JPS59174923A (en) System for resetting information processing system
JPH0754508B2 (en) Computer system
FR2290708A1 (en) PERIPHERAL DEVICE LOGIC ADAPTER TEST DEVICE CONNECTED TO AN INFORMATION PROCESSING UNIT
CS258969B1 (en) Connecting a smart terminal with microprogrammed disk storage with flexible magnetic disk
CN206178942U (en) Virtual digital interface chip card
GB1580224A (en) Microprogrammable control unit
JP2619416B2 (en) emulator
JPS6033644A (en) Memory bank switching method and its device
JPS584418A (en) Resetting system of data processor
JP2517999B2 (en) Logical operation unit
KR960015591B1 (en) Function controller in the bus information processing unit
RU2126989C1 (en) Microprocessor