CS258969B1 - Zapojení inteligentního terminálu s mikroprogramovým řízením diskové paměti s pružným magnetickým diskem - Google Patents

Abstract

Cílem řešení pe zjednodušit technické prostředky pro řízení diskové ^paměti s pružným magnetickým diskem, snížit náklady a zmenšit rozměry bez použití drahých obvodů velké integrace, využít hlavního procesoru, který v systému na úrovni mikroprogramů současně vykonává funkci řízení diskové paměti s pružným magnetickým diskem. Uvedeného cíle se dosáhne zapojením s procesorem, řídicími obvody a datovými obvody. Zapocení lze použít pro řízení jedné nebo více diskových pamětí s pružným magnetickým diskem současně.

Description

Vynález se týká zapojení inteligentního terminálu s mikroprogramovým řízením diskové paměti s pružným magnetickým diskem.

Dosud známé zapojení inteligentního terminálu vyžadujf pro řízení diskové paměti s pružným magnetickým diskem speciální řídicí jednotku, která obsahuje bučí samostatný řídicí procesor₍ nebo speciální obvody různého stupně integrace, které autonomně řídí operace diskové paměti s pružným magnetickým diskem. Nevýhodou těchto zapojení je velká rozsáhlost řídicích jednotek nebo potřeba nákladných speciálních obvodů velké integrace.

Uvedené nevýhody odstraňuje zapojení inteligentního terminálu s mikroprogramovým řízením diskové paměti s pružným magnetickým diskem podle vynálezu, jehož podstatou je, že skupina řídicích výstupů procesoru je připojena na skupinu řídicích vstupů řídicích obvodů, z nichž řídicí výstup prvního bitu je dále připojen na první řídicí vstup datových obvodů, první řídicí výstup procesoru je připojen na první řídicí vstup řídicích obvodů, kdežto jeho druhý řídicí výstup je připojen na druhý řídicí vstup řídicích obvodů, hodinový výstup procesoru je připojen na hodinový vstup řídicích obvodů, kdežto jeho synchronizační výstup je připojen na synchronizační vstup řídicích obvodů, ovládací výstup procesoru je připojen na ovládací vstup řídicích obvodů, kdežto jeho skupina adresových výstupů je připojena na skupinu adresových vstupů řídicích obvodů, první nastavovací výstup procesoru je připojen na první nastavovací vstup datových obvodů, kdežto jeho druhý nastavovací výstup je připojen na druhý nastavovací vstup datových obvodů, skupina datových vstupů a výstupů procesoru je připojena na skupinu datových vstupů a výstupů datových obvodů, spouštěcí výstup řídicích obvodů je připojen na spouštěcí vstup diskové paměti s pružným magnetickým diskem, kdežto jejich volicí výstup je připojen na volicí vstup diskové paměti s pružným magnetickým diskem, sku2

258 969 pina stavových výstupů řídicích obvodů je připojena na skupinu stavových vstupů procesoru, kdežto jejich výběrový výstup je připojen na výběrový vstup procesoru, skupina výstupů mikroinstrukce řídicích obvodů je připojena na skupinu vstupů mikroinstrukce procesoru, kdežto jejich šestý řídicí výstup je připojen na druhý řídicí vstup datových obvodů, sedmý řídicí výstup řídicích obvodů je připojen na třetí řídicí vstup datových obvodů, kdežto jejich osmý řídicí výstup je připojen na čtvrtý ří dici vstup datových obvodů, devátý řídicí výstup řídicích obvodů je připojen na pátý řídicí vstup datových obvodů, kdežto jejich desátý řídicí výstup je připojen na šestý vstup datových obvodů, první řídicí výstup řídicích obvodů je připojen na první řídicí vstup diskové paměti s pružným magnetickým diskem, kdežto jejich druhý řídicí výstup je připojen na druhý řídicí vstup diskové paměti s pružným magnetickým diskem, třetí řídicí výstup řídicích obvodů je připojen na třetí řídicí vstup diskové paměti s pružným magnetickým diskem, kdežto jejich čtvrtý ří dici výstup je připojen na čtvrtý řídicí vstup diskové paměti s pružným magnetickým diskem a jejich pátý řídicí výstup je připo jen ne pátý řídicí vstup diskové paměti á pružným magnetickým diskem, první stavový výstup diskové paměti s pružným magnetickým diskem je připojen na první stavový vstup řídicích obvodů, kdežto její druhý stavový výstup je připojen na druhý stavový vstup řídicích obvodů, třetí stavový výstup diskové paměti s pružným magnetickým diskem je připojen na třetí stavový vstup řídicích obvodů, .kdežto její čtvrtý stavový výstup je připojen na čtvrtý stavový vstup řídicích obvodů, pátý stavový výstup diskové paměti s pružným magnetickým diskem je připojen na pátý stavový vstup řídicích obvodů, kdežto její datový výstup je při pojen na datový vstup datových obvodů, synchronizační výstup da tových obvodů je připojen na synchronizační vstup procesoru, kdežto jejich datový výstup je připojen na datový vstup diskové paměti s pružným magnetickým diskem, přičemž k volbě a spouštění alespoň jedné další diskové paměti s pružným magnetickým dis kem, připojitelné k prvnímu až pátému řídicímu výstupu a k prvnímu až pátému stavovému vstupu řídicích obvodů, jakož i k datovému výstupu a datovému vstupu datových obvodů, je v řídicích obvodech uspořádán alespoň jeden další volicí výstup a alespoň jeden další spouštěcí výstup. V datových obvodech tvoří skupina datových vstupů a výstupů obousměrného budiče sběrnice současně skupinu datových vstupů a výstupů, nastavovací vstup obousměrné

258 969 ho budiče sběrnice je připojen na výstup prvního invertoru, jehož vstup tvoří současně druhý nastavovací vstup, výběrový vstup obousměrného budiče sběrnice je připojen jednak na výstup prvního dvouvstupového obvodu typu negace logického součinu, jednak přes odpor na kladný pól zdroje elektrické energie, první vstup prvního dvouvstupového obvodu typu negace logického součinu je připojen na výstup druhého invertoru, jehož vstup tvoří současně první nastavovací vstup, druhý vstup prvního dvouvstupového obvodu typu negace logického součinu jé připojen na druhý vstup třetího dvouvstupového obvodu typu negace logického součinu a tvoří Současně pátý řídicí vstup, skupina datových výstupů obousměrného budiče sběrnice je připojena na skupinu datových vstupů datového adaptoru, jehož skupina datových výstupů je připojena na skupinu datových vstupů obousměrného budiče sběrnice, druhý řídicí vstup datového adaptoru tvoří současně druhý řídicí vstup,kdežto jeho první řídicí vstup tvoří současně první řídicí vstup, čtvrtý řídicí vstup datového adaptoru tvoří současně čtvrtý řídicí vstup, kdežto jeho třetí řídicí vstup je připojen na druhý vstup druhého dvouvstupového obvodu typu negace logického součinu a tvoří současně třetí řídicí vstup, datový výstup datového adaptoru tvoří současně datový výstup, kdežto jeho datový vstup tvoří současně datový vstup, stavový výstup datového adaptoru je připojen na první vstup druhého dvouvstupového obvodu typu negace logického součinu, jehóž výstup je připojen na datový vstup bistabilního klopného obvodu, hodinový výstup datového adaptoru je připojen na hodinový vstup bistabilního klopného obvodu, jehož nulovací vstup tvoří současně šestý řídicí vstup, výstup bistabilního klopného obvodu je připojen na první vstup třetího dvouvstupového obvodu typu negace logického součinu, jehož výstup tvoří současně synchronizační výstup.

Výhodou zapojéní podle vynálezu je podstatné zjednodušení technických prostředků pro řízení diskové paměti s pružným magnetickým diskem, čímž se dosáhne snížení nákladů a zmenšení rozměrů bez nutnosti použití drahých obvodů velké integrace. Zapojení využívá hlavního procesoru inteligentního terminálu, který u systému na úrovni mikroprogramů současně vykonává fůnkci řízení diskové paměti s pružným magnetickým diskem.

Příklad zapojení inteligentního terminálu s mikroprogramovým řízením diskové paměti s pružným magnetickým diskem podle vynálezu je znázorněn na připojených výkresech, na nichž obr.1 představuje zapojení v blokovém schématu, obr.2 schéma zapojení datových obvodů, obr.3 časový diagram mikroinstrukce v paměti typu ROM a obr.4 časový diagram časového zdroje.

Skupina řídicích výstupů Preprocesoru PCS pro signály V(9 ♦ 9, 12 + 15) je připojena na skupinu řídicích vstupů 6 řídicích obvodů FDG, z nichž řídicí výstup prvního bitu pro signál V(©) je dále připojen na první řídicí vstup 27 datových obvodů FDD. První řídicí výstup 02 procesoru PCS pro signál RBIT je připojen na první řídicí vstup 7 řídicích obvodů FDC, kdežto jeho druhý řídicí výstup 03 pro signál R®3 je připojen na druhý řídicí vstup 8 řídicích obvodů FDC. Hodinový výstup 04 procesoru PCS pro signál ČLKÍ je připojen na hodinový vstup 9 řídicích obvodů FDC, kdežto jeho synchronizační výstup 05 pro signál TB je připojen na synchronizační vstup 10 řídicích obvodů FDG. Ovládací výstup 06 procesoru PCS pro signál FO je připojen na ovlédací vstup 11 řídicích obvodů FDC, kdežto jeho skupina adresových výstupů 07 pro signál MA© + MA8 je připojena na skupinu adresových vstupů 12 řídicích obvodů FDC. První nastavovací výstup 08 procesoru PCS pro signál DMA je připojen na první nastavovací vstup 18 datových obvodů FDD, kdežto jeho druhý nastavovací výstup 09 pro signál DCE je připojen na druhý nastavovací vstup 19 datových obvodů FDD. Skupina datových vstupů a výstupů 2 procesoru PCS pro signály EXT(© +15) je připojena na skupinu datových vstupů a výstupů 20 datových obvodů FDD. Spouštěcí výstup 018 řídicích obvodů FDC pro signál ŠÉ© je připojen na spouštěcí vstup 28 diskové paměti FD s pružným magnetickým diskem, kdežto jejich volicí výstup 019 pro signál MOG je připojen na volicí vstup 29 diskové paměti FD s pružným magnetickým diskem. Skupina stavových výstupů 010 řídicích obvodů FDC prcfsignály Ě(© + 4, Ó, 9) je připojena na skupinu stavových vstupů 1 procesoru PCS, kdežto jejich výběrový výstup 011 pro signál Š© je připojen na výběrový vstup 2 procesoru PCS. Skupina výstupů 012 mikroinstrukce řídicích obvodů FDC pro signály DATA ROM je připojena na skupinu vstupů 2 mikroinstrukce procesoru PCS, kdežto jejich šestý řídicí výstup 013 je připojen na druhý řídicí vstup 21 datových obvodů FDD. Sedmý řídicí výstup 014 řídicích obvodů FDC pro signál SEEK je připojen na třetí řídicí vstup 22 datových obvodů FDD, kdežto jejich osmý řídicí výstup 015 pro signál WĚ je připojen na čtvrtý řídicí vstup 23 datových obvodů FDD. Devátý řídicí výstup 016 řídicích obvodů FDC pro signál SC je připojen

258 969 na pátý řídicí vstup 24 datových obvodů FDD, kdežto jejich desátý řídicí výstup 017 pro signál CF je připojen na šestý vstup 25 datových obvodů FDD. První řídicí výstup 020 řídicích obvodů FDC pro signál ŠT je připojen na první řídicí vstup 30 diskové paměti FD s pružným magnetickým diskem, kdežto jejich druhý řídicí výstup 021 pro signál ŠD je připojen na druhý řídicí vstup 31 diskové paměti FD s pružným Magnetickým diskem. Třetí řídicí výstup 022 řídicích obvodů FDC pro signál HL je připojen na třetí řídicí vstup 32 diskové paměti FD s pružným magnetickým diskem, kdežto jejich čtvrtý řídicí výstup 023 pro signál WE je připojen na čtvrtý řídicí vstup 33 diskové paměti FD s pružným magnetickým diskem a jejich pátý řídicí výstup 024 pro signál FŘ je připojen na pátý řídicí vstup 34 diskové paměti FD s pružným magnetickým diskem. První stavový výstup 027 diskové paměti FD s pružným magnetickým diskem pro signál EDY je připojen na první stavový vstup 13 řídicích obvodů FDC, kdežto její druhý stavový výstup 028 pro signál IX je připojen na druhý stavový vstup 14 řídicích obvodů FDC. Třetí stavový výstup 029 diskové paměti FD s pružným magnetickým diskem pro signál Ť® je připojen na třetí stavový vstup 15 řídicích obvodů FDC, kdežto její čtvrtý stavový výstup 030 pro signál WP je připojen na čtvrtý stavový vstup 16 řídicích obvodů FDC. Pátý stavový výstup 031 diskové paměti FD s pružným magnetickým diskem pro signál FW je připojen na pátý stavový vstup 17 řídicích obvodů FDC, kdežto její datový výstup 032 pro signál ŘD je připojen na datový vstup 26 datových obvodů FDD. Synchronizační výstup 025 datových obvodů FDD pro signál DMAF je připojen na synchronizační vstup 4 procesoru PCS, kdežto jejich datový výstup 026 pro signál WD je připojen na datový vstup 35 diskové paměti FD s pružným magnetickým diskem.

V podrobnějším schématu datových obvodů FDD (obr. 2) skupina datových vstupů a výstupů 41 obousměrného budiče BS sběrnice pro signály EXT(0 * 15) tvoří současně skupinu datových vstupů a výstupů 20 datových obvodů FDD. Nastavovací vstup 42. obousměrného budiče BS sběrnice pro signál DCE je připojen na výstup prvního invertoru INV1. jehož vstup pro signál DCĚ tvoří současně druhý nastavovací vstup 19 datových obvodů FDD. Výběrový vstup 43 obousměrného budiče BS sběrnice pro signál ČŠ je připojen jednak na výstup prvního dvouvstupového obvodu NS1 typu negace logického součinu, jednak přes odpor R na kladný pól

258 969 + zdroje elektrické energie. První vstup prvního dvouvstupového obvodu NS1 typu negace logického součinu je připojen na výstup druhého invertorů INV2, jehož vstup pro signál DMA tvoří současně první nastavovací vstup 18 datových obvodů FDD. Druhý vstup prvního dvouvstupového obvodu NS1 typu negace logického součinu pro signál SG je připojen na druhý vstup třetího dvouvstupového obvodu NS3 typu negace logického součinu a tvoří současně pátý řídicí vstup 24 datových obvodů FDD. Skupina datových výstupů 041 pro signál DZ© *· DZ15 obousměrného budiče BS sběrnice je připojena na skupinu datových vstupů 45 datového adaptoru DA, jehož skupina datových výstupů 042 pro signály D© * D15 je připojena na skupinu datových vstupů 44 obousměrného budiče BS sběrnice. Druhý řídicí vstup 46 datového adaptoru DA pro signál WM tvoří současně druhý řídicí vstup 21 datových obvodů FDD, kdežto jeho první řídicí vstup 47 pro signál V(©) tvoří současně první řídicí vstup 27 datových obvodů FDD. Čtvrtý řídicí vstup 48 datového adaptoru DA pro signál WE tvoří současně čtvrtý řídicí vstup 23 datových obvodů FDD, kdežto jeho řídicí vstup 49 pro signál SEEK je připojen na druhý vstup druhého dvouvstupového obvodu NS2 typu negace logického součinu a tvoří současně. třetí řídicí vstup 22' datových obvodů FDD. Datový výstup 043 datového adaptoru DA pro signál WD tvoří současně datový výstup 026 datových obvodů FDD, kdežto jeho datový vstup 50 pro signál RD tvoří současné datový vstup 26 datových obvodů FDD. Stavový výstup 044 datového adaptoru DA pro signál MOK je připojen na první vstup druhého dvouvstupového obvodu NS2 typu negace logického součinu, jehož výstup je připojen na datový vstup 51 bistabilní ho klopného obvodu FLAG typu D. Hodinový výstup 045 datového adaptoru DA pro signál KSL je připojen na hodinový vstup 52 bistabilního klopného obvodu FLAG typu D, jehož nulovací vstup 53 pro signál ČF tvoří současně šestý řídicí'vstup 25 datových obvodů FDD. Přímý výstup 046 bistabilního klopného obvodu FLAG typu D pro signál F je připojen pa první vstup třetího dvouvstupového obvodu NS3 typu negace logického součinu, jehož výstup pro signál DMAF tvoří současně synchronizační výstup 025 datových obvodů FDD.

Procesor PCS je mikropr o gramové řízený a obsahuje neznázortněnou první sekci S© řídicí mikroprogramové paměti, v níž jsou pevně uloženy mikropřogramy pro řízení běžných operací procesoru PCS. Druhé neznázorněné sekce Sl mikroprogramové paměti je

258 969 obsažena v řídicích obvodech FDC a jsou v ní uloženy mikroprogramy pro řízení diskové paměti FD s pružným magnetickým diskem. Tyto mikroprogramy jsou sestaveny z mikroinstrukcí vystupující ze skupiny výstupů 012 mikroinstrukce DATA ROM řídicích obvodů FDC, jejichž skladba je znázorněna na obr. 3. Mikroinstrukce má šest polí po osmi bitech a sedmé pole čtyřbitové. V prvním poli je řízení následující adresy mikroprogramu AC© + AC6 a řízení hodinových impulsů IHC pro neznázorněnou aritmetickou a logickou jednotku procesoru PCS. V druhém poli je řízení stavové logiky FCO + FC3, řízení instrukční sběrnice SETPX, Mil až M14 a řízení paměti procesoru PCS signály Z/C, STAR. V třetím poli je ovládání multiplexoru stavů pomocí bitů P2,P1,PO, řízení adresy báze BASE, řízení výstupu OUT, řízení rychlého kanálu pomocí bitů CS, INP a řízení sekcí mikroprogramové paměti pomocí bitu S0/S1. Ve čtvrtém a pátém poli je šestnáctibitová konstanta KO až K15, které může mít tři funkce podle jednoho ze tří zvolených formátů mikroinstrukce. Konstanta může znamenat vstupní data pro aritmetickou a logickou jednotku procesoru PCS, šestnáctibitové řídicí slovo pro řízení vstupu, výstupu a přerušení nebo pomocnou dekadickou konstantu pro dekadické operace. Jeden z těchto tří formátů je zvolen pomocí kódu operace FO až F6 a příznakového bitu DEC. V sedmém poli je uloženo čtyřbitové řídicí slovo pro ovládání řídicích obvodů FDC. První bit WMŠ řídicí zápis missingového slova na pružný magnetický disk. Druhý bit SEK řídí hledání missingového slova na pružném magnetickém disku. Třetí bit WRE řídí zápis informace na pružný magnetický disk. Čtvrtý bit CFL řídí přenos dat mezi diskovou pamětí FD s pružným magnetickým diskem a datovými obvody FDD. Po zapnutí napájecího zdroje začne neznézorněný časový zdroj procesoru PCS generovat řídicí časové signály podle obr. 4, z nichž signály ČLKÍ a TB jsou zavedeny do řídicích obvodů FDC, takže zahájení, první mikrooperace bude probíhat synchronnně s časovým zdrojem. První mikroinstrukce bude přečtena ze sekce Sl řídicí mikroprogramové paměti v řídicích obvodech FDC, podle adresy nastavené na skupině výstupů 07 procesoru PCS pro signál MAC + MA8. Přečtené mikroinstrukce, která je uspořádána podle obr. 3, je na všech datových výstupech paměti mikroprogramu přítomna v čase T3 podle obr. 4. V čase T4 se signálem TB nastaví výchozí stav řídicích a datových obvodů FDC, FDD. Po nastavení výchozího stavu přejde mikroprogram do sekce SO pomocí bitu S0/S1 mikroinstrukce a signálu SO. V sekci SO začne opakovaně probíhat

258 969 základní cyklus procesoru PCS. Procesor PCS může vysílat příkazy pro operace s diskovou pamětí FD s pružným magnetickým diskem. Tyto příkazy jsou předávány přes řídicí obvody FDC dvojím způsobem. První způsob řízení spočívá v tom, že procesor PCS nastaví adresu vstupního a výstupního zařízení na skupinu řídicích výstupů Ol signály V(12 +15), adresu pružného magnetického disku diskové paměti FD s pružným magnetickým diskem signály V(© + 2) a vlastní příkaz , na příklad příkaz k provedení jednoho kroku signálem V(7). Následující signál RBIT způsobí v řídicích obvodech FDC vybuzení odpovídajícího výstupu 020 signálem ŠŤ a tím provedení kroku o jednu stopu v daném směru. Druhý způsob řízení spočítá v tom, že procesor PCS předá řízení do sekce Sl řídicí mikroprogramové paměti, obsažené v řídicích obvodech FDC prostřednictvím signálu CLK1. Na příslušné adrese v sekci Sl začíná prováděcí mikroprogram požadované operace, na příklad operace zápisu adresového pole na pružný magnetický disk. Čtený mikroprogram provede v tomto případě zápis missingu pomocí bitu WMS a signálu WM, v dalším kroku převezme data EXT (0 * 15), DMA, DCE, DMAP a sériově je předá na výstup 026 signálem WĎ nastavením bitu WRE mikroinstrukce a s tím spojeným signálem WĚ. Zpětné hlášení o stavu probíhající operace je předáváno do procesoru pomocí signálu E(0 + 4, Ó, 9). Po ukončení prováděcího mikroprogramu předají řídicí obvody FDC řízení zpět do sekce SO pomocí bitu S0/S1 mikroinstrukce a signálu ŠĎ. Obdobně jsou provedeny všeehny další operace diskové paměti FD s pružným magnetickým diskem. Signálem V(3) se potvrzuje platnost adresy na signálech V(0 + 2), signálem V(4) se řídl buzení motoru a přiklopení magnetické hlavy diskové paměti FD s pružným magnetickým diskem, signálem V(5) krokování vystavovacího mecha nismu vzad a signálem V(6) krokování vystavovacího mechanismu vpřed. Signálem V(8) se provádí start času určeného pro sektor pružného riiágneti ckého disku a signálem V(9) se ruší chyba zápisu. Signál R©3 představuje řídicí signál přerušovací aflresy a signál FO výstup přenosového bitu. Signálem SEEK se dává příkaz pro hledání missingu, signálem CF se provádí synchronizace datového kanálu a signál SC udává adresu skupiny pružných magnetických disků. Signálem SÉO se provádí spouštěni diskové paměti FD s pružným diskem, signálem MO© buzení motoru této^iskové paměti FD s pružným magnetickým diskem. Je-li signál na úrovni logické jedničky, provádí se krokování vystavovacího mechanismu vzad, je-li na úrovni logické nuly, provádí se krokováni vpřed.

258 969

Signálem HL se provádí přiklápění magnetické hlavy, signálem WĚ aktivace zápisového kanálu. Signál FŘ znamená příkaz ke zrušení hlášení chyby zápisu. Signálem RDY se sděluje, že pružný magnetický disk se otáčí a magnetické hlava je přiklopena. Signál ΪΧ ohlašuje indexový impuls z pružného magnetického disku, signál ŤO ohlašuje stopu 00 na pružném magnetickém disku. Signál WP avizuje zakázaný zápis na pružném magnetickém disku a signál FW vznik chyby při zápisu. Signál HĎ přivádí data, čtená z pružného magnetického disku. Signál V(0), přiváděný na první řídicí vstup 27 datových obvodů FDD řídí způsob kódování informace. Popsaným zapojením lze řídit i více diskových pamětí FD s pružným magnetickým diskem současně. V tomto případě budou řídicí výstupy 020 až 024 řídicích obvodů FDC připojeny na řídicí vstupy všech diskových pamětí s pružným magnetickým diskem, stavové vstupy 13 až 17 řídicích obvodů FDC na stavové výstupy všech diskových pamětí -.s pružným magnetickým diskem, datový výstup 026 datových obvodů FDD na datový vstup všech diskových pamětí s pružným magnetickým diskem a datový vstup 26 datových obvodů FDD na datový výstup všech diskových pamětí s pružným magnetickým diskem. Z řídicích obvodů FDC bude dále vyveden samostatný spouštěcí výstup a samostatný volicí výstup pro každou diskovou paměĎ s pružným magnetickým diskem.

V zapojení datových obvodů FDD (obr. 2) se signálem DCE nastavuje směr datové cesty v obousměrném budiči BS směrnice. Je-li signál DCE ve stavu logické nuly, je nastavena cesta dat DO D15 směrem k datům EXT(0 + 15), je-li ve stavu logické jedničky, je nastavena cesta dat EXT(0 * 15) směrem k datům DZO «· DZ15. Tyto cesty se otevírají tehdy, je-li signál ČS ve stavu logické nuly. Datový adaptor DA transformuje vstupní data DZO ♦ DZ15 do tvaru pro sériový zápis na pružný magnetický disk která jsou ve tvaru signálu WD na datovém výstupu 026 a zpětně převádí čtené data z pružného magnetického disku ve tvaru signálu ŘĎ na datový vstup 26 na šestnáctibitovou paralelní formu na skupině datových výstupů 042 datového adaptoru DA. Signály WM, WČ, SEEK a ČŘ jsou vysílány z řídicí mikroprogramové paměti řídicích obvodů FDC. Mé-li být proveden zápis dat na pružný magnetický disk, nastaví se nejprve směr datové cesty signálem DCE a otevře obousměrný budič BS sběrnice signálem DMA. Datové obvody FDD jsou současně inicializovány signálem SC. Nyní jsou data přenášena po šestnáctibitových slovech jako signály EXT(O * 15) přes obousměrný budič BS sběrnice na skupinu výstupů 041.

258 969

Řídicí signál WĚ je přitom aktivní, takže datový adaptor DA je nastaven do zápisového režimu. Před vysláním každého datového slova signálů EXT(O +15) je vysílán signál ČF, který nuluje řídicí bit signálu F. Signál DMÁF přejde do stavu logické jedničky, což je zpětné hlášení procesoru PCS pro řízení přenosu. Datový adaptor DA převezme nyní data DZO + DZ15 ze skupiny vstu pů 45 a.provede jejich transformaci a sériové vyslání na pružný magnetický disk signály W. Po ukončení zápisu šestnáctibitového slova na pružný magnetický disk nastaví datový adaptor DA eignálem K3L řídicí bit signálu F do stavu logické jedničky, · což je hlášení procesoru PCS, že datový adaptor DA je schopen převzít další datové slovo. Proces se dále opakuje až do vyčerpání požadovaného počtu zapisovaných slov. Obdobným způsobem jsou prováděny všechny další elementární datové operace. Složitější datové operace, jako je identifikace adresových nebo datových polí, inicializace stopy na pružném magnetickém disku, hledání adresy sektoru, generování a kontrola cyklického polynomu a tak dále, jsou řízeny mikroprogramovou pamětí v řídicích obvodech FDC a provádí se v procesoru PCS před vysláním dat na EXT(0 + 15) nebo při čtení z pružného magnetického disku až po přijetí dat ΕΧΤ(Ό + 15)· Signál MOK znamená, že missing byl správně přijat. Tím jsop všechny obvody, související s řízením diskové paměti FD s pružným magnetickým diskem maximálně zjednodušeny.

Vynálezu lze použít pro řízení jedné nebo více diskových pamětí s pružným magnetickým diskem současně.

Claims (2)

1. PŘEDMĚT VYNÁLEZU

   258 969

   1. Zapojení inteligentního terminálu s mikroprogramovým řízením diskové paměti s pružným magnetickým diskem, s procesorem, vyznačené tím, že skupina řídicích výstupů (Ol) procesoru (PCS) je připojena na skupinu řídicích vstupů (6) řídicích obvodů (FDC), z nichž řídicí výstup prvního bitu je dále připojen na první řídicí vstup (27) datových obvodů (FDD), první řídicí výstup (02) procesoru (PCS) je připojen na první řídicí vstup (7) řídicích obvodů (FDC), kdežto jeho druhý řídicí výstup (03) je připojen na druhý řídicí vstup (8) řídicích obvodů (FDC), hodinový výstup (04) procesoru (PCS) je připojen na hodinový vstup (9) řídicích obvodů (FDC), kdežto jeho synchronizační výstup (05) je připojen na synchronizační vstup (10) řídicích obvodů (FDC) , ovládací výstup (06) procesoru (PCS) je připojen na ovládací vstup (11) řídicích obvodů (FDC), kdežto jeho skupina adresových výstupů (07) je připojena na skupinu adresových vstupů (12) řídicích obvodů (FDC), první nastavovací výstup (08) procesoru (PCS) je připojen na první nastavovací vstup (18) datových obvodů (FDD), kdežto jeho druhý nastavovací výstup (09) je připojen na druhý nastavovací vstup (19) datových obvodů (FDD), skupina datových vstupů a výstupů (5) procesoru (PCS) je připojena na skupinu datových vstupů a výstupů (20) datových obvodů (FDD) , spouštěcí výstup (018) řídicích obvodů (FDC) je připojen na spouštěcí vstup (28) diskové paměti (FD) s pružným magnetickým diskem, kdežto jejich volicí výstup (019) je připojen na volicí vstup (29) diskové paměti (FD) s pružným magnetickým diskem, skupina stavových výstupů (010) řídicích obvodů (FDC) je připojena na skupinu stavových vstupů (1) proc-esoru (PCS), kdežto jejich výběrový výstup (011) je připojen na výběrový vstup (2) procesoru (PCS), skupina výstupů (012) mikroinstrukce řídicích obvodů (FDC) je připojena na skupinu vstupů (3) mikroinstrukce procesoru (PCS), kdežto jejich šestý řídicí výstup (013) je připojen na druhý řídicí vstup (21) datových obvodů (FDD), sedmý řídicí výstup (014) řídicích obvodů (FDC) je připojen na třetí řídicí vstup (22) datových obvodů (FDD), kdežto jejich osmý řídicí výstup (015) je připojen na čtvrtý řídicí vstup (23) datových obvodů (FDD), devátý řídicí výstup (016) řídicích obvodů (FDC) je připojen na pátý řídicí vstup (24) datových obvodů (FDD), kdežto jejich desátý řídicí výstup (017) je připojen na šěstý vstup (25) datových obvodů (FDD), první řídicí vý12

   258 969 stup (020) řídicích obvodů (FDC) je připojen na první řídicí vstup (30) diskové paměti (FD) s pružným magnetickým diskem, kdežto jejich druhý řídicí výstup (021) je připojen na druhý řídící vstup (31) diskové paměti (FD) s pružným magnetickým diskem, třetí řídicí výstup (022) řídicích obvodů (FDC) je připojen na třetí řídicí vstup (32) diskové paměti (FD) s pružným magnetickým-diskem, kdežto jejich čtvrtý řídicí výstup (023) je připojen na čtvrtý řídicí vstup (33) diskové paměti (FD) s pružným magnetickým diskem a jejich pátý řídicí výstup (024) je připojen na pátý řídicí vstup (34) diskové paměti (FD) s pružným magnetickým diskem, první stavový výstup (027) diskové paměti (FD) s pružným magnetickým diskem je připojen na první stavový vstup (13) řídicích obvodů (FDC), kdežto její druhý stavový výstup (028) je připojen na druhý stavový vstup (14) řídicích obvodů (FDC), třetí stavový výstup (029) diskové paměti (FD) s pružným magnetickým diskem je připojen na třetí stavový vstup (15) řídicích obvodů (FDC), kdežto její čtvrtý stavový výstup (030) je připojen na čtvrtý stavový vstup (16) řídicích obvodů (FDC) , pátý stavový výstup (031) diskové paměti (FD) s pružným magnetickým diskem je připojen na pátý stavový vstup (17) řídicích obvodů (FDC), kdežto její datový výstup (032) je připojen na datový vstup (26) datových obvodů (FDD), synchronizační výstup (025) datových obvodů (FDD) je připojen na synchronizační vstup (4) procesoru (PCS), kdežto jejich datový výstup (026) je připojen na datový vstup (35) diskové paměti (FD) s pružným magnetickým diskem, přičemž k volbě a spouštění alespoň jedné další diskové paměti s pružným magnetickým diskem, připojitelné k prvnímu až pátému řídicímu výstupu (020 až 024) a k prvnímu až pátému stavovému vstupu (13 až 17) řídicích obvodů (FDC), jakož i k datovému výstupu (026) a datovému vstupu (26) datových obvodů (FDD), je v řídicích obvodech (FDC) uspořádán alespoň jeden další volicí výstup a alespoň jeden další spouštěcí výstup.
2. 2. Zapojení podle bodu lyvyznačené tím, že v datových obvodech (FDD) skupina datových vstupů a výstupů (41) obousměrného budiče (BS) sběrnice tvoří současně skupinu datových vstupů a výstupů (20), nastavovací vstup (42) obousměrného budiče (BS) sběrnice je připojen na výstup prvního invertoru (INV1), jehož vstup tvoří současně druhý nastavovací vstup (19), výběrový vstup (43) obousměrného budiče (BS) sběrnice je připojen jednak na výstup prvního dvouvstupového obvodu (NS1) typu negace logického sou13

   258 969· činu, jednak přes odpor (R) na kladný pól zdroje elektrické energie, první vstup prvního dvouvstupového obvodu (NS1) typu negace logického součinu je připojen na výstup druhého invertoru (INV2), jehož vstup tvoří současně první nastavovací vstup (18), druhý vstup prvního dvouvstupového obvodu (NS1) typu negace logického součinu je připojen na druhý vstup třetího dvouvstupového obvodu (NS3) typu negace logického součinu a tvoří současně pátý řídicí vstup (24), skupina datových výstupů (041) obousměrného budiče (BS) sběrnice je připojena na skupinu datových vstupů (45) datového adaptoru (DA), jehož skupina datových výstupů (042) je připojena na skupinu datových vstupů (44) obousměrného budiče (BS) sběrnice, druhý řídicí vstup (46) datového adaptoru (DA) tvoří současně druhý řídicí vstup (21), kdežto jeho první řídicí vstup (47) tvoří současně první řídicí vstup (27), čtvrtý řídicí vstup (48) datového adaptoru (DA) tvoří současně čtvrtý řídicí vstup (23), kdežto jeho třetí řídicí vstup (49) je připojen na druhý vstup druhého dvouvstupového obvodu (NS2) typu negace logického součinu a tvoří současně třetí řídicí vstup (22), datový výstup (043) datového adaptoru (DA) tvoří současně datový výstup (026), kdežto jeho datový vstup (50) tvoří současně datový vstup (26), stavový výstup (044) datového adaptoru (DA) je připojen na první vstup druhého dvouvstupového obvodu (NS2) typu negace logického součinu, jehož výstup je připojen na datový vstup (51) bistabilního klopného obvodu (FLAG), hodinový výstup (045) datového adaptoru (DA) je připojen na hodinový vstup (52) bistabilního klopného obvodu (FLAG), jehož nulovací vstup (53) tvoří současně šestý řídicí vstup (25), výstup (046) bistabilního klopného obvodu (FLAG) je připojen na první vstup třetího dvouvstupového obvodu (NS3) typu negace logického součinu, jehož výstup tvoří současně synchronizační výstup (025). '