CS258971B1 - Zapojení dvoubránové paměti - Google Patents

Abstract

Řešení se týkávzapojení dvoubránové paměti, která zajištuje vzájemnou komunikaci dvou počítačů s oddělenými systémovými sběrnicemi. Informace, kterou jeden počítač předává druhému nebg naopak je plozena do vyhrazených mapětovýoh oblastí. Řídicí obvody dvoubránové paměti zajištují rozhodování o přidělení pamětí jednomu nebe druhému počítači. Zajištují dále vytvo-r řenj signálů,, které pomocí přerušení upozorňují druhý počítač, že v dvoubránové paměti ^sou pro něj připravena data z prvního počítače nebo naopak. Pomocí dvoufá­ zových hodinových průběhů se vylučuje mo­ žnost vzniku hazardního nebo havarijního stavu při současné žádosti obou počítačů o přístup do paměti. Zapojení se využije v automatizační a telemeohanizační technice při stavbě výkonných vícepočítačových systémů a při vzájemné komunikaci dvou po­ čítačů s oddělenými systémovými sběrnicemi.

Description

Vynález se týká zapojení dvoubránové paměti pro zajištění vzájemné komunikace v systémech s více procesory jejichž systémové sběrnice se stýkají přes tuto dvoubránovou pamět.

Pro zvýšení výkonu se mikropočítačové systémy řeší jako systémy s více procesory nebo s více počítači. Jeden možný způsob řešení používá více procesorů, které pracují na jedné společné systémové sběrnici, přičemž každý z procesorů řeší část úlohy a používají společné části systému připojené na sběrnici v

jako je pamět nebo systém vstupů a výstupů. Druhý možný způsob řešení výkonných systémů používá více mikropočítačů s oddělenými systémovými sběrnicemi, z nichž každý zpracovává svoji část úlohy, přičemž tyto mikropočítače, nejčastěji dva s dvěmi odděv lenými sběrnicemi se stýkají bud přes systém vstupů/výstupů nebo v

přes společnou dvoubránovou pamět.

První způsob řešení má nevýhody v tom, že pokud některý z procesorů pracuje přes společnou sběrnici s některou ze společných částí, není sběrnice ani společné části systému dostupná ostatním procesorům, což může v některých aplikacích výrazně snižovat výkon systému. Výkon druhého typu systému závisí na způsobu řešení společné stylové části a jejího ovládání tj. systému vstupů/výstupů nebo dvoubránové paměti. Nevýhodou použití systému vstup/výstup pro styk obou mikropočítačů je obtížné ovládání a relativně nízká rychlost předávání informací. Výv hodnější je pro styk použít dvoubránovou pamět, kam jeden počítač ukládá informace pro druhý počítač a opačně. Současná řešení dvoubránové paměti používají pro řízení přístupu do této

258 971 paměti speciální zákaznické logické obvody, které še nevyrábějí v tuzemsku ani v LDS, Pokud je řízení přístupu řešeno na bázi nižšího stupně integrace, není obvykle dokonale odstraněn stav možné kolize při současném příchodu žádostí o přístup do paměti z obou spolupracujících počítačů.

v

Uvedené nedostatky odstraňuje zapojení dvoubřánové paměti podle vynálezu· Podštáta vynálezu spočívá v tom; že sdružený hodinový výstup generátoru je spojen se sdruženým hodinovým vstupem výběrového obvodu. První sběrnicový vstup/výstup výběrového obvodu je spojen se Sdruženým vstupem prvního součinového obvodu se sdruženým vstupem prvního adresového dekodéru, s prvním systémovým sběrnioovým skupinovým vstupem/výstupem první brány a s první obousměrnou skupinou systémovou svorkou zapojení. První výstupní žádací svorka zapojení je spojena s řídicím vstupem první brány, s prvním žádacím výstupem výběrového obvodu a s prvním žádacím vstupem zpožďovacího obvodu, v

První zápisový výstup zpoždovacího obvodu je spojen s blokovacím vstupem prvního součinového obvodu, jehož řídicí výstup je spojen s řídicím výstupem druhého součinového obvodu a s řídicím vstupem paměti. Adresový a datový vstup/výstup paměti je spojen s prvním lokálním skupinovým vstupem/výstupem první brány a se druhým lokálním skupinovým vstupem/výstupem druhé brány Druhý systémový sběrnicový skupinový vstup/výstup druhé brány je spojen se sdruženým vstupem druhého adresového dekodéru, se sdruženým vstupem druhého součinového obvodu, se druhým sběrnícovým vstupem/výstupem výběrového obvodu a se druhou obousměrnou skupinovou systémovou svorkou zapojení. Druhá výstupní žádací svorka zapojení je spojena s řídicím vstupem druhé brány, se druhým žádacím výstupem výběrového obvodu a se druhým žádáv cím výstupem Zpoždovacího obvodu. Druhý zápisový výstup zpožv dovacího obvodu je spojen s blokovacím vstupem druhého součinového obvodu, jehož řídicí vstup je spojen s výstupem druhého adresového dekodéru. Řídicí vstup prvního součinového obvodu je spojen s výstupem prvního adresového dekodéru.

- 3 «*

258 971

Výhodou uspořádání podle vynálezu je, že dává předpoklady pro vytvoření spolehlivě pracující dvoubránové paměti pro vzájemnou komunikaci mezi dvěma počítačovými systémy. Řízení přístupu jednoho nebo druhého počítače do dvoubránové paměti z jedné nebo druhé systémové sběrnice je synchronní, takže je zcela vyloučena možná kolize při současné žádosti o přístup do paměti z obou počítačů, nebo jakékoli obvodové hazardy v takovýchto situacích· Zapojení používá běžně dostupné a levné součásti, takže celková výsledná cena je nízká.' Jednoduchost zapojení v

příznivě ovlivňuje provozní spolehlivost. Použitím běžných součástek je odstraněna i závislost na dovozu speciálních obvodů·

Příklad uspořádání podle vynálezu je znázorněn v blokovém schématu na připojeném výkrese.

Jednotlivé bloky zapojení v příkladu konkrétního provedení v* vynálezu je možno chrakterizovat takto· Pamět jl·· je vytvořena jaV V ko pamět typu RAM z běžných pamětových obvodů statického nebo dynamického typu. Slouží k uchovávání informace, která je^jedním počítačem předávána druhému nebo naopak a ve vyhrazených buňkách též pro uložení žádostí o vzájemné převzetí připravených dat. První brána 2 i druhá brána 2 jsou vytvořeny jako soustava hradel a logických obvodů s třístavovými nebo otevřenými výstupy, které umožňují paralelní spojování datových, adresových a řídicích sběrnic. První brána 2 slouží k ovládání přístupu prvního počítače do dvoubránové paměti, druhá brána 2 slouží k ovládání přístupu druhého počítače do dvoubránové paměti.První adresový řekodér £ a druhý adresový rekodér J jsou vytvořeny jako soustava logických součinových obvodů. Slouží k vytvoření řídicích signálů pro ovládání paměti. První součinový obvod 2 ^a druhý součinový obvod 6 jsou vytvořeny jako běžná logická hradla. Slouží k vytvoření vlastních ovládacích signálů paměti. Zpožďovací obvod 8 je vytvořen jako soustava pomocných registrů. Slouží k vytvoření blokovacích signálů pro přístup do paměti £, které jsou časovány v souladu s pracovními pořadavky použitých pamětových obvodů. Výběrový obvod 2 0^e vytvořen jako soustava součinových logických obvodů. Slouží k vytvoření signálů žádostí o předání dat, uložených v paměti £ do příslušného počív tače a zároveň k vytvoření řídících signálů pro zápis do

- 4 258 971 paměti χ. Generátor 10 je vytvořen jako běžný generátor dvoufázových hodinových impulsů. Slouží pro vytvoření dvou nezávislých fázově posunutých a nepřekrývajících se hodinových průběhů*

Zapojení jednotlivých bloků a svorek dvoubránové paměti je provedeno takto. Sdružený hodinový výstup 101 generátoru JO, je spojen se sdruženým hodinovým vstupem 95 výběrového obvodu 2· První sběrnicový vstup/výstup 93 výběrového obvodu 2 3^e spojen se sdruženým vstupem 52 prvního součinového obvodu 2» se sdruženým vstupem 41 prvního adresového dekodéru £, s prvním systémovým sběrnicovým skupinovým vstupem/výstupem 21 první brány 2 a s první obousměrnou skupinovou systémovou svorkou 01 zapojení* První výstupní žádací svorka 03 zapojení je spojena s řídicím vstupem 22 první brány 2, s- prvním žádacím výstupem v

výběrového obvodu 2» ^{a 8} prvním žádacím vstupem 83 zpoždovav čího obvodu 8. První zápisový výstup 81 zpoždovacího obvodu 8 je spojen s blokovacím vstupem 54 prvního součinového obvodu 2» jehož řídicí výstup 53 je spojen s řídicím výstupem 63 druhého součinového obvodu 6 a s řídicím vstupem 11 paměti 1« Adresový a datový vstup/výstup 12 paměti χ je spojen s prvním lokálním skupinovým vstupem/výstupem 22 první brány 2 a se druhým lokálním skupinovým vstupem/výstupem 32 druhé brány 2* Druhý systémový sběrnicový skupinový vstup/výstup 31 druhé brány 2 j® spojen se sdruženým vstupem 71 druhého adresového dekodéru 2, se sdruženým vstupem 62 druhého součinového obvodu 6, se druhým sběrnicovým vstupem/výstupem 94 výběrového obvodu 2 ^{a se} druhou obousměrnou skupinovou systémovou svorkou 02 zapojení. Druhá výstupní žádací svorka 04 zapojení je spojena s řídicím vstupem 33 druhé brány 2» ^se druhým žádacím výstupem 92 výběrového obvodu 2» ^{a se} druhým žádacím výstupem 84 zpoždovacího obvodu 8, Druhý zápisový výstup 82 zpožďovacího obvodu 8 je spojen s blokovacím vstupem 64 druhého součinového obvodu 6, jehož řídicí vstup 61 je spojen s výstupem 72 druhého adresového dekodéru 2» Řídicí vstup 51 prvního součinového obvodu 2 je spojen s výstupem 42 prvního adresového dekodéru £« Zapojení

258 971 dvoubránové paměti pracuje takto. Na první obousměrnou skupinovou systémovou svorku 01 zapojení je připojena systémová sběrnice prvního počítače, na druhou obousměrnou skupinovou systémovou svorku 02 zapojení je připojena systémová sběrnice druhého počítače. Každý počítač má v paměti χ vyhrazenu určitou adresovou oblast. Požaduje-li např. první počítač zápis nebo čtení z dvoubránové paměti, vydá na svoji systémovou sběrnici příslušnou adresu a řídicí signály. Výběrový obvod 2 pí*^es první sběrnicový vstup/výstup 93 vyhodnotí, že přicházející adresa se týká vyhrazené oblasti v paměti χ a na svém prvním žádacím výstupu 91 vytvoří signál, který se jednak přes první výstupní žádací svorku 03 zapojení vede do dalších obvodů systému pro vytvoření žádosti o přerušení druhého počítače pro převzetí dat a jednak se tento signál vede přes první žádací vstup 83 do zpožďovacího obvodu 8. Sdružený hodinový vstup 95 v

výběrového obvodu 2 zajištuje, že v případě současného požadavku na práci s pamětí χ z obou připojených počítačů je vždy vydán pouze jeden ze žádacích signálů na prvním žádacím výstupu 91 nebo na druhém žádacím výstupu 92. podle toho, která z fází dvoufázových hodin z generátoru 10 je právě aktivní, Protože tyto dva hodinové průběhy se vzájemně s rezervou nepřekrývají, nemůže nikdy dojít k hazardnímu nebo chybovému stavu. První žádací výstup 91 též otevře přes řídicí vstup 22 první bránu 2, takže na adresový a datový vstup/výstup 12 paměti χ je připojena systémová sběrnice prvního počítače. První adresový rekodér 4 spolu s prvním součinovým obvodem 2» vytvářejí v závislosti na signálu na řídicím vstupu 51 signál zápisu nebo čtení paměti X, pokud na sdruženém vstupu 41 prvního adresového dekodéru 4 ^a sdruženém vstupu 52 prvního součinového obvodu 2 je adresová a řídicí kombinace, která odpovídá vyhrazené adreso vé o.blasti prvního počítače. Signál přicházející na první žádáv cí vstup 83 je ve zpožďovacím obvodu 8 zpožděn o nastavitelnou časovou periodu, takže zpožděný signál z prvního zápisového výs· tupu 81 odblokováva přes blokovací vstup 54 první součinový obvod 2 ^a vychází na jeho řídicí výstup 53 jako řídicí signál na řídicí vstup 11 paměti χ. Zpoždění uvažovaného řídicího

- 6 258 971 v

signálu je ve zpoždovacím obvodu 8 nastaveno tak, aby byl zachován předepsaný čas předstihu adres a dat na adresovém a datovém vstupu/výstupu 12 paměti χ před tímto řídicím signálem· Popsaná činnost zapojení platí obdobně i pro případ, kdy je v

dvoubránová pamět podle zapojení přidělena druhému počítači.

Vynálezu se využije v automatizační technice při stavbě výkonných vícepočítačových řídicích a telemechánizačnich systémů a ve všech oblastech, kdy je třeba zajistit vzájemnou komunikaci dvou počítačů.

Claims (1)

1. PŘEDMĚT

   VYNÁLEZU

   258 971

   Zapojení dvoubránové paměti, vyznačující se tím, že sdružený hodinový výstup (101) generátoru (10) je spojen se sdruženým hodinovým vstupem (95) výběrového obvodu (9), jehož první sbernicový vstup/výstup (93) je spojen se sdruženým vstupem (52) prvního součinového obvodu (5), se sdruženým vstupem (41) prvního adresového dekodéru (4), s prvním systémový# sběrnicovým skupinovým vstupem/výstupem (21) první brány (2) a s první obousměrnou skupinovou systémovou svorkou (01) zapojení, jehož první výstupní žádací svorka (03) je spojena s řídicím vstupem (23) první brány (2), s prvním žádacím výstupem (91) výběrového obvodu (9), a s prvním žádacím vstupem (83) zpožďovacího obvodu (8), jehož první zápisový výstup (81) je spojen s blokovacím vstupem (54) prvního součinového obvodu (5), jehož řídicí výstup (53) je spojen s řídicím výstupem (63) druhého součinového obvodu (6) a s řídicím vstupem (11) paměti (1), jejíž adresový a datový vstup/výstup (12) je spojen s prvním lokálním skupinovým vstupem/výstupém (22) první brány (2) a se druhým lokálním vstuoera/výstupem (32) druhé brány (3), jejíž druhý systémový sběrnicový skupinový vstup/výstup (31) je spojen ss sdruženým vstupem (71) druhého adresového dekodéru (7), se sdruženým vstupem (62) druhého součinového obvodu (6), se druhým sběrnicovým vstupem/výstupem (94) výběrového obvodu (9) a se druhou obousměrnou skupinou systémovou svorkou (02) zapojení, jehož druhá výstupní žádací svorka (04) je spojena s řídicím vstupem (33) druhé brány (3), se druhým žádacím výstupem (92) výběrového obvodu (9), a se druhým žádacím výstupem (84) zpožďovacího obvodu (8), jehož druhý zápisový výstup (82) je spojen s blokovacím vstupem (64) druhého součinového obvodu (6), jehož řídicí vstup (6l)je spojen s výstupen (72) druhého adresového dekodéru (7), přičemž řídicí vstuo (51) prvního součinového obvodu (5) je spojen s výsítupfem^42|) orvního adyesóv^ho dekodéru (4)©