CS258971B1 - Two-Gate Memory Connection - Google Patents
Two-Gate Memory Connection Download PDFInfo
- Publication number
- CS258971B1 CS258971B1 CS86684A CS68486A CS258971B1 CS 258971 B1 CS258971 B1 CS 258971B1 CS 86684 A CS86684 A CS 86684A CS 68486 A CS68486 A CS 68486A CS 258971 B1 CS258971 B1 CS 258971B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- output
- input
- coupled
- circuit
- memory
- Prior art date
Links
Landscapes
- Multi Processors (AREA)
Abstract
Řešení se týkávzapojení dvoubránové paměti, která zajištuje vzájemnou komunikaci dvou počítačů s oddělenými systémovými sběrnicemi. Informace, kterou jeden počítač předává druhému nebg naopak je plozena do vyhrazených mapětovýoh oblastí. Řídicí obvody dvoubránové paměti zajištují rozhodování o přidělení pamětí jednomu nebe druhému počítači. Zajištují dále vytvo-r řenj signálů,, které pomocí přerušení upozorňují druhý počítač, že v dvoubránové paměti ^sou pro něj připravena data z prvního počítače nebo naopak. Pomocí dvoufá zových hodinových průběhů se vylučuje mo žnost vzniku hazardního nebo havarijního stavu při současné žádosti obou počítačů o přístup do paměti. Zapojení se využije v automatizační a telemeohanizační technice při stavbě výkonných vícepočítačových systémů a při vzájemné komunikaci dvou po čítačů s oddělenými systémovými sběrnicemi.The solution concerns the connection of a two-gate memory, which ensures mutual communication between two computers with separate system buses. The information that one computer transmits to the other or vice versa is generated in reserved map areas. The control circuits of the two-gate memory ensure the decision on the allocation of memory to one or the other computer. They also ensure the creation of signals that, by means of interruptions, notify the second computer that data from the first computer is prepared for it in the two-gate memory or vice versa. Using two-phase clock waveforms, the possibility of a hazardous or emergency state is excluded when both computers simultaneously request access to the memory. The connection is used in automation and telemechanization technology in the construction of powerful multi-computer systems and in the mutual communication of two computers with separate system buses.
Description
Vynález se týká zapojení dvoubránové paměti pro zajištění vzájemné komunikace v systémech s více procesory jejichž systémové sběrnice se stýkají přes tuto dvoubránovou pamět.BACKGROUND OF THE INVENTION The present invention relates to the use of dual-gate memory to provide inter-communication in multi-processor systems whose system buses intersect through the dual-gate memory.
Pro zvýšení výkonu se mikropočítačové systémy řeší jako systémy s více procesory nebo s více počítači. Jeden možný způsob řešení používá více procesorů, které pracují na jedné společné systémové sběrnici, přičemž každý z procesorů řeší část úlohy a používají společné části systému připojené na sběrnici vTo improve performance, microcomputer systems are designed as multi-processor or multi-computer systems. One possible solution is to use multiple processors that work on one common system bus, each of which solves a part of the task and uses common parts of the system connected to the
jako je pamět nebo systém vstupů a výstupů. Druhý možný způsob řešení výkonných systémů používá více mikropočítačů s oddělenými systémovými sběrnicemi, z nichž každý zpracovává svoji část úlohy, přičemž tyto mikropočítače, nejčastěji dva s dvěmi odděv lenými sběrnicemi se stýkají bud přes systém vstupů/výstupů nebo vsuch as memory or I / O system. The second possible way of solving high-performance systems uses multiple microcomputers with separate system buses, each of which processes its part of the task, these microcomputers, usually two with two separate buses, meet either via the I / O system or
přes společnou dvoubránovou pamět.through a common two-gate memory.
První způsob řešení má nevýhody v tom, že pokud některý z procesorů pracuje přes společnou sběrnici s některou ze společných částí, není sběrnice ani společné části systému dostupná ostatním procesorům, což může v některých aplikacích výrazně snižovat výkon systému. Výkon druhého typu systému závisí na způsobu řešení společné stylové části a jejího ovládání tj. systému vstupů/výstupů nebo dvoubránové paměti. Nevýhodou použití systému vstup/výstup pro styk obou mikropočítačů je obtížné ovládání a relativně nízká rychlost předávání informací. Výv hodnější je pro styk použít dvoubránovou pamět, kam jeden počítač ukládá informace pro druhý počítač a opačně. Současná řešení dvoubránové paměti používají pro řízení přístupu do tétoThe first solution has the disadvantage that if one of the processors works over a common bus with one of the common parts, the bus or common part of the system is not available to other processors, which can significantly reduce system performance in some applications. The performance of the second type of system depends on how the common style part is handled and controlled, ie the I / O system or dual gate memory. The disadvantage of using an I / O system for the interfaces of both microcomputers is the difficulty of operation and the relatively low rate of information transmission. It is preferable to use dual gate memory, where one computer stores information for the other and vice versa. Current solutions use dual-gate memory to control access to this
258 971 paměti speciální zákaznické logické obvody, které še nevyrábějí v tuzemsku ani v LDS, Pokud je řízení přístupu řešeno na bázi nižšího stupně integrace, není obvykle dokonale odstraněn stav možné kolize při současném příchodu žádostí o přístup do paměti z obou spolupracujících počítačů.258 971 special customer logic circuits that do not produce domestically or in LDS. If access control is based on a lower degree of integration, the possible collision state is not usually eliminated perfectly when memory access requests arrive from both cooperating computers.
vin
Uvedené nedostatky odstraňuje zapojení dvoubřánové paměti podle vynálezu· Podštáta vynálezu spočívá v tom; že sdružený hodinový výstup generátoru je spojen se sdruženým hodinovým vstupem výběrového obvodu. První sběrnicový vstup/výstup výběrového obvodu je spojen se Sdruženým vstupem prvního součinového obvodu se sdruženým vstupem prvního adresového dekodéru, s prvním systémovým sběrnioovým skupinovým vstupem/výstupem první brány a s první obousměrnou skupinou systémovou svorkou zapojení. První výstupní žádací svorka zapojení je spojena s řídicím vstupem první brány, s prvním žádacím výstupem výběrového obvodu a s prvním žádacím vstupem zpožďovacího obvodu, vThe above-mentioned drawbacks are eliminated by the connection of the dual-bank memory according to the invention. that the associated clock output of the generator is coupled to the clock input of the selection circuit. The first bus input / output of the select circuit is coupled to the first input of the first product circuit with the first input of the first address decoder, the first system bus group input / output of the first gateway, and the first bidirectional group through the system wiring terminal. The first wiring output request terminal is coupled to the control gate of the first gate, the first request output of the selection circuit, and the first request input of the delay circuit.
První zápisový výstup zpoždovacího obvodu je spojen s blokovacím vstupem prvního součinového obvodu, jehož řídicí výstup je spojen s řídicím výstupem druhého součinového obvodu a s řídicím vstupem paměti. Adresový a datový vstup/výstup paměti je spojen s prvním lokálním skupinovým vstupem/výstupem první brány a se druhým lokálním skupinovým vstupem/výstupem druhé brány Druhý systémový sběrnicový skupinový vstup/výstup druhé brány je spojen se sdruženým vstupem druhého adresového dekodéru, se sdruženým vstupem druhého součinového obvodu, se druhým sběrnícovým vstupem/výstupem výběrového obvodu a se druhou obousměrnou skupinovou systémovou svorkou zapojení. Druhá výstupní žádací svorka zapojení je spojena s řídicím vstupem druhé brány, se druhým žádacím výstupem výběrového obvodu a se druhým žádáv cím výstupem Zpoždovacího obvodu. Druhý zápisový výstup zpožv dovacího obvodu je spojen s blokovacím vstupem druhého součinového obvodu, jehož řídicí vstup je spojen s výstupem druhého adresového dekodéru. Řídicí vstup prvního součinového obvodu je spojen s výstupem prvního adresového dekodéru.The first write output of the delay circuit is coupled to the block input of the first product circuit, whose control output is coupled to the control output of the second product circuit and to the memory control input. The address and data input / output memory is coupled to the first local group input / output of the first gateway and to the second local group input / output of the second gateway The second system bus group input / output of the second gateway is coupled to the coupled input of the second address decoder with a second bus input / output of the selection circuit and a second bidirectional group wiring system terminal. The second output request wiring terminal is coupled to the control input of the second gate, the second request output of the selection circuit, and the second request output of the delay circuit. The second write output of the delay circuit is coupled to the block input of the second product circuit whose control input is coupled to the output of the second address decoder. The control input of the first product circuit is coupled to the output of the first address decoder.
- 3 «*- 3 «*
258 971258 971
Výhodou uspořádání podle vynálezu je, že dává předpoklady pro vytvoření spolehlivě pracující dvoubránové paměti pro vzájemnou komunikaci mezi dvěma počítačovými systémy. Řízení přístupu jednoho nebo druhého počítače do dvoubránové paměti z jedné nebo druhé systémové sběrnice je synchronní, takže je zcela vyloučena možná kolize při současné žádosti o přístup do paměti z obou počítačů, nebo jakékoli obvodové hazardy v takovýchto situacích· Zapojení používá běžně dostupné a levné součásti, takže celková výsledná cena je nízká.' Jednoduchost zapojení vAn advantage of the arrangement according to the invention is that it provides the prerequisites for creating a reliable working two-gate memory for communication between two computer systems. Controlling one or the other computer's access to dual-port memory from one or the other system bus is synchronous, so there is no possibility of a collision while simultaneously requesting memory access from both computers, or any perimeter hazards in such situations. so the total cost is low. ' Simplicity of wiring
příznivě ovlivňuje provozní spolehlivost. Použitím běžných součástek je odstraněna i závislost na dovozu speciálních obvodů·positively affects operational reliability. The use of common components eliminates the dependence on the import of special circuits.
Příklad uspořádání podle vynálezu je znázorněn v blokovém schématu na připojeném výkrese.An example of an arrangement according to the invention is shown in the block diagram of the attached drawing.
Jednotlivé bloky zapojení v příkladu konkrétního provedení v* vynálezu je možno chrakterizovat takto· Pamět jl·· je vytvořena jaV V ko pamět typu RAM z běžných pamětových obvodů statického nebo dynamického typu. Slouží k uchovávání informace, která je^jedním počítačem předávána druhému nebo naopak a ve vyhrazených buňkách též pro uložení žádostí o vzájemné převzetí připravených dat. První brána 2 i druhá brána 2 jsou vytvořeny jako soustava hradel a logických obvodů s třístavovými nebo otevřenými výstupy, které umožňují paralelní spojování datových, adresových a řídicích sběrnic. První brána 2 slouží k ovládání přístupu prvního počítače do dvoubránové paměti, druhá brána 2 slouží k ovládání přístupu druhého počítače do dvoubránové paměti.První adresový řekodér £ a druhý adresový rekodér J jsou vytvořeny jako soustava logických součinových obvodů. Slouží k vytvoření řídicích signálů pro ovládání paměti. První součinový obvod 2 a druhý součinový obvod 6 jsou vytvořeny jako běžná logická hradla. Slouží k vytvoření vlastních ovládacích signálů paměti. Zpožďovací obvod 8 je vytvořen jako soustava pomocných registrů. Slouží k vytvoření blokovacích signálů pro přístup do paměti £, které jsou časovány v souladu s pracovními pořadavky použitých pamětových obvodů. Výběrový obvod 2 0e vytvořen jako soustava součinových logických obvodů. Slouží k vytvoření signálů žádostí o předání dat, uložených v paměti £ do příslušného počív tače a zároveň k vytvoření řídících signálů pro zápis doThe individual wiring blocks in the example of a particular embodiment of the invention can be characterized as follows: The memory 11 is formed as a RAM memory from conventional static or dynamic memory circuits. It serves for storing information that is transmitted by one computer to another or vice versa and in reserved cells also for storing requests for reciprocal reception of prepared data. Both the gateway 2 and the second gateway 2 are constructed as a set of gates and logic circuits with three-state or open outputs, which allow parallel connection of data, address and control buses. The first gate 2 serves to control the access of the first computer to the dual gate memory, the second gate 2 controls the access of the second computer to the dual gate memory. The first address encoder 6 and the second address recoder 6 are formed as a set of logical product circuits. Used to create control signals for memory control. The first product circuit 2 and the second product circuit 6 are formed as conventional logic gates. Creates custom memory control signals. The delay circuit 8 is formed as a set of auxiliary registers. It serves to create blocking signals for accessing the memory 8, which are timed in accordance with the working order of the memory circuits used. The selection circuit 2 0 e formed as a set of AND logic circuits. It is used to generate the data transfer request signals stored in the memory 8 to the corresponding computer and at the same time to create control signals for writing to the computer.
- 4 258 971 paměti χ. Generátor 10 je vytvořen jako běžný generátor dvoufázových hodinových impulsů. Slouží pro vytvoření dvou nezávislých fázově posunutých a nepřekrývajících se hodinových průběhů*- 4,258,971 memories χ. The generator 10 is formed as a conventional two-phase clock pulse generator. Create two independent phase-shifted and non-overlapping hourly waveforms *
Zapojení jednotlivých bloků a svorek dvoubránové paměti je provedeno takto. Sdružený hodinový výstup 101 generátoru JO, je spojen se sdruženým hodinovým vstupem 95 výběrového obvodu 2· První sběrnicový vstup/výstup 93 výběrového obvodu 2 3e spojen se sdruženým vstupem 52 prvního součinového obvodu 2» se sdruženým vstupem 41 prvního adresového dekodéru £, s prvním systémovým sběrnicovým skupinovým vstupem/výstupem 21 první brány 2 a s první obousměrnou skupinovou systémovou svorkou 01 zapojení* První výstupní žádací svorka 03 zapojení je spojena s řídicím vstupem 22 první brány 2, s- prvním žádacím výstupem vThe connection of individual blocks and terminals of the two-gate memory is done as follows. Combined clock output 101 of the generator JO is connected with an associated clock input 95 of the selection circuit 2 · first bus input / output 93 of the selection circuit 2 3 e connected to the associated inlet 52 of the first gate circuit 2 »with an associated input 41 of the first address decoder £, with the first system bus group input / output 21 of the first gate 2 and the first bidirectional group system terminal 01 of the wiring * The first wiring output request terminal 03 is coupled to the control input 22 of the first gate 2, with the first wiring output
výběrového obvodu 2» a 8 prvním žádacím vstupem 83 zpoždovav čího obvodu 8. První zápisový výstup 81 zpoždovacího obvodu 8 je spojen s blokovacím vstupem 54 prvního součinového obvodu 2» jehož řídicí výstup 53 je spojen s řídicím výstupem 63 druhého součinového obvodu 6 a s řídicím vstupem 11 paměti 1« Adresový a datový vstup/výstup 12 paměti χ je spojen s prvním lokálním skupinovým vstupem/výstupem 22 první brány 2 a se druhým lokálním skupinovým vstupem/výstupem 32 druhé brány 2* Druhý systémový sběrnicový skupinový vstup/výstup 31 druhé brány 2 j® spojen se sdruženým vstupem 71 druhého adresového dekodéru 2, se sdruženým vstupem 62 druhého součinového obvodu 6, se druhým sběrnicovým vstupem/výstupem 94 výběrového obvodu 2 a se druhou obousměrnou skupinovou systémovou svorkou 02 zapojení. Druhá výstupní žádací svorka 04 zapojení je spojena s řídicím vstupem 33 druhé brány 2» se druhým žádacím výstupem 92 výběrového obvodu 2» a se druhým žádacím výstupem 84 zpoždovacího obvodu 8, Druhý zápisový výstup 82 zpožďovacího obvodu 8 je spojen s blokovacím vstupem 64 druhého součinového obvodu 6, jehož řídicí vstup 61 je spojen s výstupem 72 druhého adresového dekodéru 2» Řídicí vstup 51 prvního součinového obvodu 2 je spojen s výstupem 42 prvního adresového dekodéru £« Zapojeníthe selection circuit 2 »8 and the first inlet 83 žádacím zpoždovav of circuit 8. The first write output 81 of the delay circuit 8 is connected to the blocking input 54 of the first gate circuit 2» whose control output 53 is connected to the control output 63 of AND gate 6 and the control input 11 of memory 1 «Address and data input / output 12 of memory χ is connected to the first local group input / output 22 of the first gate 2 and to the second local group input / output 32 of the second gate 2 * is coupled to the second address decoder input terminal 71, the second product circuit 6 input terminal 62, the second bus input / output 94 of the select circuit 2, and the second bi-directional group system connection terminal 02. The second wiring output terminal 04 is coupled to the control input 33 of the second gateway 2 , the second request output 92 of the select circuit 2, and the second request output 84 of the delay circuit 8. The second write output 82 of the delay circuit 8 is coupled to the blocking input 64 of the second product. The control input 51 of the first product circuit 2 is connected to the output 42 of the first address decoder.
258 971 dvoubránové paměti pracuje takto. Na první obousměrnou skupinovou systémovou svorku 01 zapojení je připojena systémová sběrnice prvního počítače, na druhou obousměrnou skupinovou systémovou svorku 02 zapojení je připojena systémová sběrnice druhého počítače. Každý počítač má v paměti χ vyhrazenu určitou adresovou oblast. Požaduje-li např. první počítač zápis nebo čtení z dvoubránové paměti, vydá na svoji systémovou sběrnici příslušnou adresu a řídicí signály. Výběrový obvod 2 pí*es první sběrnicový vstup/výstup 93 vyhodnotí, že přicházející adresa se týká vyhrazené oblasti v paměti χ a na svém prvním žádacím výstupu 91 vytvoří signál, který se jednak přes první výstupní žádací svorku 03 zapojení vede do dalších obvodů systému pro vytvoření žádosti o přerušení druhého počítače pro převzetí dat a jednak se tento signál vede přes první žádací vstup 83 do zpožďovacího obvodu 8. Sdružený hodinový vstup 95 vThe 258,971 dual gate memory works as follows. A system bus of the first computer is connected to the first bidirectional group system connection terminal 01, and a system bus of the second computer is connected to the second bi-directional group connection terminal 02. Each computer has a specific address area in the χ memory. For example, if the first computer requests writing or reading from a two-port memory, it outputs the appropriate address and control signals to its system bus. The selection circuit 2 pi * e with the first bus input / output 93 assumes that the incoming address refers to a reserved area in the memory χ and his first žádacím output 91 produces a signal that is partly through the first output žádací terminal 03 involvement leads to other districts of to generate a request to interrupt the second data acquisition computer, and secondly, the signal is routed via the first request input 83 to the delay circuit 8. The associated clock input 95 at the
výběrového obvodu 2 zajištuje, že v případě současného požadavku na práci s pamětí χ z obou připojených počítačů je vždy vydán pouze jeden ze žádacích signálů na prvním žádacím výstupu 91 nebo na druhém žádacím výstupu 92. podle toho, která z fází dvoufázových hodin z generátoru 10 je právě aktivní, Protože tyto dva hodinové průběhy se vzájemně s rezervou nepřekrývají, nemůže nikdy dojít k hazardnímu nebo chybovému stavu. První žádací výstup 91 též otevře přes řídicí vstup 22 první bránu 2, takže na adresový a datový vstup/výstup 12 paměti χ je připojena systémová sběrnice prvního počítače. První adresový rekodér 4 spolu s prvním součinovým obvodem 2» vytvářejí v závislosti na signálu na řídicím vstupu 51 signál zápisu nebo čtení paměti X, pokud na sdruženém vstupu 41 prvního adresového dekodéru 4 a sdruženém vstupu 52 prvního součinového obvodu 2 je adresová a řídicí kombinace, která odpovídá vyhrazené adreso vé o.blasti prvního počítače. Signál přicházející na první žádáv cí vstup 83 je ve zpožďovacím obvodu 8 zpožděn o nastavitelnou časovou periodu, takže zpožděný signál z prvního zápisového výs· tupu 81 odblokováva přes blokovací vstup 54 první součinový obvod 2 a vychází na jeho řídicí výstup 53 jako řídicí signál na řídicí vstup 11 paměti χ. Zpoždění uvažovaného řídicíhothe selection circuit 2 ensures that in the case of simultaneous memory operation χ from both connected computers, only one of the request signals is always output at the first request output 91 or the second request output 92, depending on which of the two-phase clocks from the generator 10 is currently active, because these two hour courses do not overlap with each other, so there can never be a gambling or error condition. The first request output 91 also opens through the control input 22 the first gate 2 so that the system bus of the first computer is connected to the address and data input / output 12 of the memory 4. The first address recoder 4, together with the first product circuit 2, forms a write or read memory signal X, depending on the signal at the control input 51, if there is an address and control combination at the combined input 41 of the first address decoder 4 and the common input 52 of the first product. which corresponds to the dedicated address area of the first computer. The signal coming to the first request input 83 is delayed in the delay circuit 8 by an adjustable time period such that the delayed signal from the first write output 81 is unblocked via the blocking input 54 of the first product circuit 2 and outputs its control output 53 as a control signal to the control. memory input 11 χ. Delay of the considered controller
- 6 258 971 v- 6 258 971 h
signálu je ve zpoždovacím obvodu 8 nastaveno tak, aby byl zachován předepsaný čas předstihu adres a dat na adresovém a datovém vstupu/výstupu 12 paměti χ před tímto řídicím signálem· Popsaná činnost zapojení platí obdobně i pro případ, kdy je vof the signal in the delay circuit 8 is set so that the prescribed time of address and data advance on address and data input / output 12 of memory χ before the control signal is maintained.
dvoubránová pamět podle zapojení přidělena druhému počítači.Dual-port memory allocated to the other computer, depending on the connection.
Vynálezu se využije v automatizační technice při stavbě výkonných vícepočítačových řídicích a telemechánizačnich systémů a ve všech oblastech, kdy je třeba zajistit vzájemnou komunikaci dvou počítačů.The invention will be used in automation technology in the construction of powerful multi-computer control and telemechanization systems and in all areas where two computers need to communicate with each other.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CS86684A CS258971B1 (en) | 1986-01-31 | 1986-01-31 | Two-Gate Memory Connection |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CS86684A CS258971B1 (en) | 1986-01-31 | 1986-01-31 | Two-Gate Memory Connection |
Publications (2)
Publication Number | Publication Date |
---|---|
CS68486A1 CS68486A1 (en) | 1988-01-15 |
CS258971B1 true CS258971B1 (en) | 1988-09-16 |
Family
ID=5339418
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CS86684A CS258971B1 (en) | 1986-01-31 | 1986-01-31 | Two-Gate Memory Connection |
Country Status (1)
Country | Link |
---|---|
CS (1) | CS258971B1 (en) |
-
1986
- 1986-01-31 CS CS86684A patent/CS258971B1/en unknown
Also Published As
Publication number | Publication date |
---|---|
CS68486A1 (en) | 1988-01-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5359717A (en) | Microprocessor arranged to access a non-multiplexed interface or a multiplexed peripheral interface | |
US4935868A (en) | Multiple port bus interface controller with slave bus | |
KR930008771B1 (en) | Ic incoporating processor and memory | |
EP1295295A1 (en) | Integrated circuit with flash bridge and autoload | |
CS258971B1 (en) | Two-Gate Memory Connection | |
US4718003A (en) | Method and apparatus for exchanging data between data processing units | |
JP2618223B2 (en) | Single chip microcomputer | |
US5379395A (en) | Semiconductor integrated circuit for central processor interfacing which enables random and serial access to single port memories | |
JPS62260444A (en) | Bidirectional elastic store circuit | |
JPS6361697B2 (en) | ||
KR100604569B1 (en) | Multi-processor data communication device and mobile communication terminal including the device | |
US4447813A (en) | Programmable bus for the control of electronic apparatus | |
GB1485758A (en) | Computer systems | |
JPH03204753A (en) | Dma controller | |
SU1683039A1 (en) | Device for data processing for multiprocessor system | |
KR960007835B1 (en) | Common memory access device for multi-processor | |
JPS6336428Y2 (en) | ||
KR930004862A (en) | Redundant interface device using dual port memory | |
KR100231721B1 (en) | Bus Abitor for Shared Access Device | |
KR970008526B1 (en) | Interface device for data sharing between systems | |
JPS6061859A (en) | Microcomputer data communication method | |
CS253980B1 (en) | Connection of the determination circuit | |
HU187055B (en) | Circuit arrangement for increasing memory capacity of the intelligent electronic equipments | |
JPS5844426Y2 (en) | Inter-processor information transfer device | |
JPS60209864A (en) | Data transmission circuit unit |