KR920001543Y1

KR920001543Y1 - Circuit protecting data of elevator system

Info

Publication number: KR920001543Y1
Application number: KR2019890014343U
Authority: KR
Inventors: 안종건
Original assignee: 금성산전 주식회사; 이희종
Priority date: 1989-09-30
Filing date: 1989-09-30
Publication date: 1992-03-05
Also published as: KR910005811U

Abstract

내용 없음.No content.

Description

Data protection circuit of elevator system

제 1 도는 종래의 회로도.1 is a conventional circuit diagram.

제 2 도는 본 고안의 회로도.2 is a circuit diagram of the present invention.

제 3 도는 RAM의 영역분할상태도.3 is a diagram showing a state of partitioning RAM.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

A, B : 프로세서 1-4 : 래치A, B: Processor 1-4: Latches

G₁, G₂: AND 게이트 G₃: NOT 게이트G ₁ , G ₂ : AND gate G ₃ : NOT gate

5 : RAM 6, 7, 8, 17, 18, 19 : 데이타버스5: RAM 6, 7, 8, 17, 18, 19: Databus

본 고안은 엘리베이터 시스템의 데이타 보호회로에 관한 것으로서, 특히 듀얼포트램(Dual-port RAM)에 적합하도록 한 프로세서의 착오 또는 고장으로 인한 데이타의 파손을 방지하여 데이타 교환의 정확도를 향상시킬 수 있게 한 것에 주안점을 둔 것이다.The present invention relates to a data protection circuit of an elevator system, and in particular, it is possible to improve the accuracy of data exchange by preventing data corruption due to a mistake or failure of a processor suitable for dual-port RAM. The focus is on things.

종래의 듀얼포트램 통신회로를 살펴보면, 제 1 도에서와 같이 양방향성 래치(1)을 제 1 도의 왼쪽에 위치한 프로세서(A)의 어드레스버스(17)에 연결시키고, 상기 래치(1)의 방향선택단자(11)을 상기 어드레스버스(17)의 방향으로 어드레스신호가 전송되도록 회로를 구성한다.Referring to the conventional dual port RAM communication circuit, as shown in FIG. 1, the bidirectional latch 1 is connected to the address bus 17 of the processor A located on the left side of FIG. 1, and the direction of the latch 1 is selected. The circuit is configured so that an address signal is transmitted to the terminal 11 in the direction of the address bus 17.

제 1 도의 오른쪽에 위치한 프로세서(B)의 어드레스버스(18)에 양방향성 래치(2)을 연결시키고 상기 어드레스버스(18)의 방향선택단자(12)을 상기 버스(18)의 화살표 방향으로 어드레스신호가 전송되도록 회로를 구성한다.The bidirectional latch 2 is connected to the address bus 18 of the processor B located on the right side of FIG. 1, and the direction selection terminal 12 of the address bus 18 is moved in the direction of the arrow of the bus 18 in the address signal. Configure the circuit so that it is transmitted.

그리고 어드레스 버스(19)를 상기 래치(1)(2)의 출력단과 RAM(5)에 상기 버스(19)와 같이연결한다.The address bus 19 is connected to the output terminal of the latches 1 and 2 and the RAM 5 together with the bus 19.

상기 RAM(5)의 라이트 단자(WR)에 프로세서(A)의 라이트 단자(WR)(9)를 상기 래치(1)의 한 입력으로 연결시키고, 이 입력에 의한 래치(1)의 출력단자(20)을 상기 RAM(5)의 라이트단자에 연결시킨다.The write terminal WR 9 of the processor A is connected to the write terminal WR of the RAM 5 with one input of the latch 1, and the output terminal of the latch 1 by this input ( 20) is connected to the write terminal of the RAM (5).

칩인에이블신호(13)는 프로세서(A)의 칩선택부의 출력에 연결한다.The chip enable signal 13 is connected to the output of the chip selector of the processor A.

칩인에이블신호(14)도 상기 신호(13)의 경우와 동일한 방법으로 프로세서(B)에 연결한다.The chip enable signal 14 is also connected to the processor B in the same manner as in the case of the signal 13.

래치(3)의 입력단자(22)는 프로세서(A)가 데이타를 라이트(Write)할때는 데이타버스(6)가 데이타를 램(5)쪽으로 보내는 방향으로 회로를 구성하고, 읽을 때에는 그와 반대방향으로 데이타를 보낼 수 있도록 구성한다(기공지된기술).The input terminal 22 of the latch 3 constitutes a circuit in a direction in which the data bus 6 sends data to the RAM 5 when the processor A writes data, and in the opposite direction when reading the data. To send data to the network (known technology).

래치(3)의 칩인에이블(CE)신호를 데이타를 프로세서(A)가 데이타를 RAM(5)으로 보내거나, 받을 때 래치(3)를 선택하는 회로에 연결한다.The chip enable (CE) signal of the latch 3 is connected to a circuit which selects the latch 3 when the processor A sends or receives data to or from the RAM 5.

데이타버스(6)는 양방향성 래치(3)의 한쪽단자에 연결한다.The data bus 6 is connected to one terminal of the bidirectional latch 3.

래치(4)의 입력단자(23)는 상기 프로세서(B)가 데이타를 라이트할때는 데이타버스(8)가 데이타를 RAM(5)측으로 보내는 방향으로 회로를 구성하고 읽을 때는 그와 반대방향으로 데이타를 보낼수있도록 구성한다.The input terminal 23 of the latch 4 configures a circuit in a direction in which the data bus 8 sends data to the RAM 5 side when the processor B writes data, and writes data in the opposite direction when the processor B writes data. Configure it to send.

이와같은 종래의 회로는 프로세서(A)와 프로세서(B)가 데이타를 주고받을 때 상기 RAM(5)의 메모리 영역을 제 3 도와 같이 영역(a)(b)으로 1K씩 분할하여 각각 할당해서 상기 프로세서(A)는 제 3 도의 메모리 어드레스 OOOH에서 3FFH까지 라이트(Write)할 수 있고 상기 프로세서(B)는에서까지 상기 램(5)의 어드레스 영역을 라이트(Write)할 수 있는 영역으로 정한다면, 상기 프로세서(A)의 경우 상기 프로세서(B)로 전송하여야 될 데이타는 영역(a)에 쓰고, 프로세서(B)로부터 받아야될 데이타를 영역(b)에 읽으면 된다.Such a conventional circuit divides the memory area of the RAM 5 into 1A by 1K and allocates the memory area of the RAM 5 when the processor A and the processor B exchange data. Processor A can write from memory address OOOH to 3FFH in FIG. 3 and the processor B in If the address area of the RAM 5 is defined as an area that can be written, the processor A writes data to be transmitted to the processor B in the area A, and the processor B The data to be received from) can be read in area (b).

상기 프로세서(B)의 경우 이와반대로 영역(a)에서 프로세서(A)로부터 받아야될 데이타를 읽고 프로세서(A)로 보내야할 데이타를 상기 영역(b)에 기록하여 프로세서(A)(B)간에 데이타를 주고받게 된다.In the case of the processor B, on the contrary, in the region a, data to be received from the processor A is read, data to be sent to the processor A is recorded in the region b, and data between the processors A and B is recorded. Will be exchanged.

그러나 이와같은 종래의 회로에서는 영역(a)에 프로세서(A)가 프로세서(B)로 보내기위해 라이트(Write)한 데이타를 프로세서(B)축의 고장 또는 착오로 인하여 프로세서(B)가 영역(a)에 라이트(Write)하는 경우가 발생하면 영역(a)이전 데이타가 파괴될 위험이있다.However, in such a conventional circuit, the processor B writes the data written to the processor B in order to send the processor A to the processor B due to a failure or error in the axis of the processor B. If a write occurs, there is a risk that the data before the area (a) is destroyed.

또한 영역(b)에 대해서 상기 경우와 반대로 영역(b)의 데이타가 파괴될 염려가 따르는 문제점이 있었다.In addition, there is a problem that the data of the region b is destroyed in the region b, as opposed to the above case.

본 고안은 상기와 같이 데이타가 파괴되는 것을 방지하고자, NOT 게이트와 AND 게이트를 상기 래치(1)(2)에 연결하여, 프로세서(A)(B)의 착오 또는 고장으로 인한 데이타 파손을 미연에 방지할 수 있게 한 것에 목적을 둔 것이다.In order to prevent data from being destroyed as described above, the present invention connects NOT and AND gates to the latches (1) and (2) to prevent data corruption due to a mistake or a failure of the processor (A) (B). The goal is to be able to prevent.

이하 첨부도면에 따라서 설명하면 다음과 같다.When described according to the accompanying drawings as follows.

제 2 도와 같이, 프로세서(A)(B)의 데이타전송을 래치(1,2,3,4)에 의해서 전송하여 RAM(5)에 저장하는 구성은 상기 제 1 도에서와 동일하므로 이부분에 대한 구체적인 설명은 생략하기로 한다.As shown in FIG. 2, the configuration in which the data transfer of the processor (A) (B) is transferred by the latches (1, 2, 3, 4) and stored in the RAM (5) is the same as in FIG. Detailed description thereof will be omitted.

상기 래치(1)(2)의 라이트인에이블신호입력(9,10)에 AND 게이트(G₁, G₂)의 출력을 연결하는데, AND 게이트(G₁)의 일측입력은 라이트신호(WR)를 인가시키고 타측입력은 프로세서(A)의 출력신호(A₁₀)에 접속된 NOT 게이트(G₃) 출력을 연결한다.The outputs of the AND gates G ₁ and G ₂ are connected to the write enable signal inputs 9 and 10 of the latches ₁ and ₂ , and one input of the AND gate G ₁ is a write signal WR. The other input connects the output of the NOT gate (G ₃ ) connected to the output signal (A ₁₀ ) of the processor (A).

상기 AND 게이트(G₂)의 입력은 라이트신호(WR)와 상기 출력신호(A₁₀)를 인가시켜서 데이타를 보호할 수 있도록 구성한 것이다.The input of the AND gate G ₂ is configured to protect data by applying a write signal WR and the output signal A ₁₀ .

이와같은 본 고안의 전송방법은 상기 종래의 회로(제 1 도)에서 설명한 바와같이 동일하나 제 2 도의 NOT 게이트(G₃)와 AND 게이트(G₁, G₂)를 연결한 보호회로는 프로세서(A)의 신호(A₁₀)가 논리적으로 로우상태이고 라이트(Write) 신호가 하이일때만 라이트(Write)가 가능하다.The transmission method of the present invention is the same as described in the conventional circuit (FIG. 1), but the protection circuit connecting the NOT gate G ₃ and the AND gates G ₁ and G _{2 of} FIG. Write is possible only when the signal A ₁₀ of A) is logically low and the write signal is high.

즉 신호(A₁₀)가 논리적으로 로우상태인 경우의 어드레스는에서 3FFH까지 가되므로 상기 프로세서(A)는 RAM(5)의 어드레스 영역중 제 3 도의로부터 7FF은 라이트 할 수가 없다.That is, when the signal A ₁₀ is logically low, the address is Up to 3FFH, the processor A may be configured as shown in FIG. 7FF cannot be written to.

그러므로, 프로세서(B)의 경우 AND 게이트(G₂)의 회로에서 프로세서(B)의 신호(A₁₀)와 라이트신호(WR)를 AND 게이트(G₂)로 입력하여 논리적으로 신호(A₁₀)와 상기 라이트신호(WR)가 하이일 때만 데이타를 상기 RAM(5)에 라이트하는 것이 가능하다.Therefore, in the case of the processor B, the signal A ₁₀ and the write signal WR of the processor B are input to the AND gate G ₂ in the circuit of the AND gate G ₂ to logically output the signal A ₁₀ . And data can be written to the RAM 5 only when the write signal WR is high.

그러므로 상기 프로세서(A)가 쓸 수 있는 영역에는 어떤 데이타도를 쓸 수가 없다.Therefore, no data can be written to the area in which the processor A can write.

결론적으로 상기 프로세서(A)(B)는 각각 제 3 도의 영역(a)(b)의 할당된 영역이외에는 데이타를 쓸 수 없기 때문에 상기 프로세서(A)(B)가 각각 서로에게 보내고자 하는 데이타를 상대편 프로세서의 착오에 의한 파괴를 막을 수 있다.In conclusion, since each processor (A) (B) can not write data other than the allocated areas of the regions (a) and (b) of FIG. 3, the processors (A) and (B) respectively send data to each other. It is possible to prevent the destruction of the opposing processor by mistake.

이와같이 본 고안은 프로세서의 착오에 의하 파괴를 방지할 수 있게 되므로 데이타 교환의 정확도를 향상시킬 수 있게 된 것이다.In this way, the present invention can prevent destruction by the error of the processor, thereby improving the accuracy of data exchange.

Claims

In configuring the latches 1-4 for transmitting the data of the processors A and B so that they can be stored in the RAM 5, the output signal A ₁₀ of the processor A is the NOT gate G _3. Inputs the write signal WR to the other side of the AND gate G ₁ to which the write signal WR is applied, and inputs the output of the AND gate G ₁ to the write enable terminal of the latch 1. And an output of the AND gate G ₂ , to which the signal A ₁₀ is applied, is inputted to the latch 2 so that data is stored in the corresponding area (a) (b) in the processor (A) (B). Data protection circuit of an elevator system, characterized in that consisting of means.