CS256746B1

CS256746B1 - Device for writing a control program into reprogrammable memories

Info

Publication number: CS256746B1
Application number: CS86403A
Authority: CS
Inventors: Jaroslav Kavka; Pavol Blaskovan
Original assignee: Jaroslav Kavka; Pavol Blaskovan
Priority date: 1986-01-20
Filing date: 1986-01-20
Publication date: 1988-04-15
Also published as: CS40386A1

Abstract

Zariadenie pre zápis riadiaceho programu z programovatelných automatov do reprogramovatelných pamatí pozostáva z čítača adries, bloku adresy, bloku přenosu dát, bloku výběru pamatí, bloku památí, strádača a multiplexera parity, bloku vyhodnotenia chyby a prepínača režimov činnosti. Programovanie sa vykonává tak, že sa postupné programujú prvé byty jednotlivých blokov pamatí, pričom parita z každého bloku sa ukládá v strádači a programuje sa ako celý byt s datami posledného bloku. Až potom sa zvyšuje adresa bytu v bloku památi. Adresové byty čitača adries s najnižšou váhou preto určujú cez dekóder výběr bloku parnati a ostatně adresové byty určujú adresu v blokoch památí. Stav interného čítača adries sa porovnává so stavom čitača adries programovatelného automatu. V případe zhody sa spúšťajú obvody přenosu dát. Zariadenie umožňuje programovanie viacerých blokov památí, připadne kompletného riadiaceho programu.The device for writing the control program from programmable logic controllers to reprogrammable memories consists of an address counter, an address block, a data transfer block, a memory selection block, a memory block, a parity buffer and multiplexer, an error evaluation block and an operation mode switch. Programming is performed by sequentially programming the first bytes of individual memory blocks, while the parity from each block is stored in the buffer and programmed as a whole byte with the data of the last block. Only then is the address of the byte in the memory block increased. The address bytes of the address counter with the lowest weight therefore determine the selection of the parity block via the decoder, and the remaining address bytes determine the address in the memory blocks. The state of the internal address counter is compared with the state of the address counter of the programmable logic controller. In case of a match, the data transfer circuits are triggered. The device allows programming of multiple memory blocks, or possibly a complete control program.

Description

Vynález sa týká zariadenia pre zápis riadiaceho programu do reprogramovatelných památi z programovatelných automatov.The invention relates to a device for writing a control program into reprogrammable memories from programmable logic controllers.

Doposial známe zariadenia vykonávajú přepis riadiaceho programu prostredníctvom diernej pásky, alebo priamo do památi vyššieho riadiaceho systému. Programovanie reprogramovatelných památi sa vykonává postupné po jednotlivých čipoch. Toto riešenie je ekonomicky a časovo náročné, nakolko programovatelný automat a vyšší riadiaci systém zvyčajne nie sú na jednom mieste a diernopáskové zariadenia nie sú vhodné do všetkých prevádzkových podmienok.The prior art devices transcribe the control program by means of a punched tape or directly into the memory of a higher control system. The programming of the reprogrammable memories is carried out sequentially by chip. This solution is economical and time consuming, as the programmable logic controller and the higher control system are usually not in one place, and bandwidth devices are not suitable for all operating conditions.

Uvedené nedostatky odstraňuje zariadenie pre zápis riadiaceho programu do reprogramovatelných památi, pozostávajúce z čítačov, dekóderov, blokov památi, obvodov přenosu, strádača, multiplexera, obvodov vyhodnotení, ktorého podstatou je, že časť výstupov čítača adries je připojená na vstupy dekódera blokov památi, obvodov vyhodnotena zhody adries a na vstupy multiplexera parity. Ostatně výstupy čítača adries sú připojené na adresné vstupy památi dát, památi parity a na vstupy vyhodnotenia zhody adresy. Na dalšie vstupy obvodov vyhodnotenia zhody adresy sú připojené adresné signály z programovatelného automatu a jeho výstup je přivedený na vstup obvodov přenosu dát, čím spolu s riadiacimi slgnálml zaisťuje synchronizáciu přenosu dát s programovatelným automatom. Osmica výstupov obvodu přenosu dát je obojsmernou zbernicou připojená na vývody památi dát programu a súčasne na vstupy obvodov vyhodnotenia chyby. Na dalšie vývody obvodov přenosu dát sú připojené obojsmernou zbernicou dátové signály z programovatelného automatu a riadiaci signál z obvodov riadenia. Vstupy památi dát a parity sú postupné spojené s výstupmi dekódera blokov památi, čím je určený blok památi, s ktorým sa bude spolupracovat. Na vstupe dekódera bloku památi je přivedený výstup obvodov riadenia závislý od zvoleného režimu.The above-mentioned deficiencies are eliminated by a device for writing a control program into reprogrammable memories, consisting of counters, decoders, memory blocks, transmission circuits, storage, multiplexer, evaluation circuits, which is based on the fact that part of the address reader outputs is connected to decoder inputs address matching and parity multiplexer inputs. Moreover, the address counter outputs are connected to the address inputs of the data memory, the parity memory, and the address evaluation inputs. Address signals from the programmable logic controller are connected to the other inputs of the address matching circuits, and its output is applied to the input of the data transfer circuitry, ensuring, together with the control slgs, the synchronization of the data transmission with the programmable logic controller. The eight outputs of the data transfer circuit are connected via a bidirectional bus to the program data memory terminals and simultaneously to the error evaluation circuit inputs. Data signals from the programmable logic controller and the control signal from the control circuits are connected to the other terminals of the data transfer circuits. The data memory and parity inputs are sequentially associated with the memory block decoder outputs, thereby determining the memory block with which it will cooperate. At the input of the memory block decoder, the output of the control circuits depends on the selected mode.

Signál parity riadiaceho programu z obvodov přenosu dát je připojený na vstup strádača parity a osmica jeho výstupov je postupné připojená na dátové vývody památe parity a súčasne na vstupy multiplexera parity. Na další vstup strádača parity je připojený riadiaci signál posunu strádača z obvodu riadenia, čím sa pri zápise parity nasledujúceho bloku památi dát posunů informácie strádača o jeden byt. Výstup multiplexera parity je spatné připojený na signál parity obvodov přenosu dát a súčasne na vstup obvodu vyhodnotenia chyby. Na vstup obvodov vyhodnotenia chyby sú připojené dátové signály z obvodov přenosu dát a strobovací signál z obvodov riadenia. Výstup obvodu vyhodnotenia chyby je připojený na vstup obvodov riadenia, kde blokuje činnost signálu posunu čítača adries. Na dalšie vstupy obvodov riadenia sú připojené výstupy prepínača režimu a synchronizačně signály z programovatelného automatu. Jeden z výstupov obvodov riadenia je připojený na vstup čítača adries, ktorý mění stav adresných signálov.The control program parity signal from the data transfer circuitry is connected to the input of the parity controller, and eight of its outputs are sequentially connected to the data terminals of the parity memory and simultaneously to the inputs of the parity multiplexer. At the next input of the parity disposer, a displacement control signal of the displacement from the control circuit is connected, thereby storing displacement information of the disposer information by one byte when the parity is written to the next block. The output of the parity multiplexer is poorly connected to the parity signal of the data transfer circuitry and simultaneously to the input of the error evaluation circuit. Data signals from the data transmission circuits and the strobe signal from the control circuits are connected to the input of the error evaluation circuits. The output of the error evaluation circuit is connected to the input of the control circuits where it blocks the operation of the address counter shift signal. To the other inputs of the control circuits are connected the outputs of the mode switch and the synchronization signals from the PLC. One of the control circuit outputs is connected to an address counter input that changes the status of the address signals.

Programovanie kompletného riadiaceho programu do reprogramovatelných památi sa vykonává priamo v pozícii programovatelného automatu tak, že sa postupné naprogramuji! prvé riadky jednotlivých blokov pamati, pričom parltný byt každého bloku sa ukládá do strádača a programuje sa súčasne s posledným blokom památi dát. Po naprogramovaní prvého riadku sa vykoná naprogramovanie druhého, čím postupné dójde k naprogramovaniu příslušných blokov, připadne kompletného riadiaceho programu.The programming of the complete control program into the reprogrammable memories is carried out directly in the position of the programmable logic controller by sequential programming! the first rows of individual blocks of memory, the parity bytes of each block being stored in a storage and programmed simultaneously with the last block of data storage. After the first line has been programmed, the second line is programmed, in which case the respective blocks or the complete control program are programmed.

Zariadenie podlá vynálezu umožňuje okrem programovania reprogramovatelných památi vykonávat kontrolu čistoty, kontrolu správnosti naprogramovaných dát a přepis dát z reprogramovatelných do volné programovatelných památi programovatelných automatov, pričom všetky režimy činnosti využívajú podstatu vynálezu. Použitie zariadenia umožňuje rýchly přepis riadiaceho programu na mieste a je vhodné do prevádzkových podmienok.In addition to programming reprogrammable memories, the device of the present invention allows to perform cleanliness checks, correctness of programmed data and transcript of data from reprogrammable to free programmable memories of programmable logic controllers, all modes of operation using the essence of the invention. The use of the device allows a quick transcript of the control program on site and is suitable for operating conditions.

Na výkrese je bloková schéma zariadenia pre zápis riadiaceho programu do reprogramovatelných památi.The drawing is a block diagram of a device for writing a control program to reprogrammable memories.

Zariadenie pre zápis riadiaceho programu do reprogramovatelných pamati pozostáva z čítača adries, dekóderu blokov památi, vyhodnotenia zhody adresy, obvodov přenosu dát, památe dát, památe parity, strádača parity, multiplexera parity, obvodov vyhodnotenia chyby, riadenia a prepínača režimov. Výstupy 2 čítača adries 30 sú připojené na vstupy dekóderu blokov památi 31, obvodov vyhodnotenia zhody adresy 32 a vstupy multiplexera parity 52. Tieto výstupy predstavujú adresné signály s najnlžšou váhou. Ostatně výstupy 3 čítača adries 30 sú připojené na adresné vstupy památi dát 40, 41, 42, 43, památi parity 44 a na vstupy obvodov vyhodnotenia zhody adresy 32. Na dalšie vstupy obvodov vyhodnotenia zhody adresy 32 sú připojené adresné signály výstupom 11 z programovatelného automatu a výstup 5 je přivedený na vstup obvodov přenosu dát 50. Výstupy 13 obvodov přenosu dát 50 sú připojené obojsmernou zbernicou na vývody památi dát 40, 41, 42, 43 programu a súčasne na vstupy obvodov vyhodnotenia chyby 53. Na dalšie vývody obvodov přenosu dát 50 sú připojené obojsmernou zbernicou dátové signály výstupu 12 z programovatelného automatu a riadiaci signál 6 z obvodov riadenia 60. Signály výstupu 13 predstavujú dáta riadiaceho programu z programovatelného automatu na odpovedajúcej adrese čítača adries 30. Přenos dát je riadený signálmi 5, 6, ktoré sú synchronizované v obvodoch riadenia 60 signálmi z programovatelného automatu.The device for writing the control program to the reprogrammable memories consists of an address counter, a memory block decoder, an address matching evaluation, data transfer circuits, data storage, parity memory, parity storage, parity multiplexer, error evaluation circuits, control and mode switch. The outputs 2 of the address counter 30 are connected to the decoder inputs of the memory blocks 31, the address evaluation circuit 32, and the parity multiplexer inputs 52. These outputs represent the address signals of the lowest weight. Otherwise, the outputs 3 of address counter 30 are connected to the address inputs of the data memory 40, 41, 42, 43, parity memory 44, and to the inputs of the address evaluation circuit 32. Address signals are connected to the other inputs of the address evaluation circuit 32. and the output 5 is connected to the input of the data transfer circuit 50. The outputs 13 of the data transfer circuit 50 are connected by a bidirectional bus to the data storage pins 40, 41, 42, 43 of the program and simultaneously to the inputs of the error evaluation circuit 53. data signals of the output 12 from the programmable logic controller and the control signal 6 from the control circuit 60 are coupled via a bi-directional bus. Output signals 13 represent the program data of the programmable logic controller at the corresponding address counter address 30. Data transmission is controlled by signals 5, 6 control circuits 60 signals from a programmable logic controller.

258746258746

Vstupy pamati dát 40, 41, 42, 43 pamati parity 44 sú postupné spojené riadiacimi signálmi 101, 102, 103, 104, 105 s výstupmi dekodéru blokov pamati 31, na vstup ktorého je přivedený spúšťací signál výstupu 4 z obvodov riadenia 60. Tento signál je závislý na zvolenom režime přepínače režimu 61. Signál parity výstupu 15 riadiaceho programu z obvodov přenosu dát 50 je připojený na vstup strádača parity 51 a osmica jeho výstupov 151 až 158 je postupné připojená na dátové vývody pamate parity 44 a súčasne na vstupy multiplexera parity 52. Na další vstup strádača parity 51 je připojený riadiaci signál výstupu 8 posunu strádača z obvodov riadenia 60. Výstup multiplexera parity je spatné připojený na signál parity výstupu 15 obvodov přenosu dát 50 a súčasne na vstup obvodov vyhodnotenia chyby 53, pričom na další vstup multiplexera parity 52 je připojený riadiaci signál výstupu 9 z obvodov riadenia 80, ktorý je odvodený z režimov činnosti. Na vstupy obvodov vyhodnotenia chyby 53 sú připojené dátové si finály výstupu 14 z obvodov přenosu dát 50 a strobovaci signál výstupu 7 z obvodov riadenia 60. Obvody vyhodnotenia chyby 53 pracujú len v režimoch kontroly a porovnávají! dáta z pamati 40 až 44 s dátami programovatelného automatu. Pri zistení chyby je táto signalizovaná spoločne s číslom bloku pamati a činnost zariadenia sa zastaví. Výstup 17 obvodov vyhodnotenia chyby 53 je připojený na vstup obvodov riadenia 80. Signál výstupu 17 blokuje činnost signálu posunu z výstupu 1 čítača adries 30. Na ďalšie vstupy obvodov riadenia 60 sú připojené výstupy prepínača režimu 61 a synchronizačně signály výstupu 18 z programovatelnebo automatu. Výstup 1 obvodov riadenia KO je připojený na vstup čítača adresy 30, ktorý zvýši stav adresných signálov. ,The data memory inputs 40, 41, 42, 43 of the memory parity 44 are sequentially coupled by control signals 101, 102, 103, 104, 105 to the outputs of the memory block decoder 31, to which an output signal of output 4 from control circuits 60 is input. it is dependent on the mode switch 61 selected. The parity signal of the control program output 15 from the data transfer circuitry 50 is connected to the input of the parity controller 51 and eight of its outputs 151-158 are sequentially connected to the data terminals of the parity memory 44 and the parity multiplexer inputs. To the next input of the parity striker 51 is connected the control signal of the displacement of the striker from the control circuits 60. The output of the parity multiplexer is poorly connected to the parity signal of the output 15 of data transfer circuits 50 and simultaneously to the input of the error evaluation circuit 53. 52, the control signal of the output 9 of the control circuits 80, which is derived from re activities. At the inputs of the error evaluation circuit 53, the data finals of the output 14 of the data transfer circuit 50 and the strobe signal of the output 7 of the control circuit 60 are connected. The error evaluation circuit 53 only operates in control modes and compares! data from memory 40 to 44 with programmable controller data. When an error is detected, this is indicated together with the memory block number and the device stops operating. The output 17 of the error evaluation circuits 53 is connected to the input of the control circuits 80. The output signal 17 blocks the operation of the shift signal from the address counter output 30. The outputs of the mode switch 61 and the synchronization signals of the output 18 from the programmable or PLC are connected. The output 1 of the KO control circuits is connected to the address counter input 30, which increases the status of the address signals. .

Adresové signály výstupu 2 čítača adries 30 s najnižšou váhou sa dekódujú v dekóderi blokov pamSti 31 a určuji! výběr bloku. Ostatně adresové signály výstupu 3 určujú adresu v blokoch pamate dát 40, 41, 42, 43 a pamati parity 44. Adresové signály výstupu 2, 3 čítača adries 30 sa v obvodoch vyhodnotenia adries 32 porovnávajú s adresovými signálmi výstupu 11 programovatelného automatu a v případe zhody sa uvádzajú do činnosti obvody přenosu dát 50. Směr dátových signálov výstupu 13 a paritného bytu je určený režimem činnosti. Riadiace signály výstupov 4, 8, 9, 6, 7 sa vyrábajú v obvodoch riadenia 80 podlá stavu prepínača režimov 61 a sú synchronizované riadiacimi signálmi výstupu 18 z programovatelného automatu. Riadiaci signál výstupu 8 pri zápise posúva informáciu v strádači 51 o jeden byt a na prvý byt zapíše prichádzajúci paritný byt. Programovanie dát v památiach 40, 41, 42, 43 sa vykonává po blokoch, pričom paritný byt každého bloku se ukládá do strádača 51 a blok parity 44 sa programuje súčasne s posledným blokom památi dát. Pri kontrolnom režime multiplexer parity 52 vyberie podlá stavu adresových signálov 2 příslušný paritný byt odpovedajúci bloku pamSti dát 40, 41, 42, 43. Dátové signály výstupu 13 a paritný byt 13 sa v obvode vyhodnotenia chyby 53 porovnávajú s dátovými signálmi výstupu 14 z obvodov přenosu dát 50, do ktorého sú přivedené z programovatelného automatu. Vyhodnotenie chyby aktivuje signál výstupu 17, ktorý sposobuje zastavenie činnosti.The address signals of the lowest weighted address reader output 2 output 2 are decoded in the decoder of the memory blocks 31 and determined. block selection. Moreover, the address signals of the output 3 determine the address in the data storage blocks 40, 41, 42, 43 and the parity memory 44. The address signals of the output 2, 3 of the address counter 30 are compared to the address signals of the output 11 of the programmable controller. actuate the data transmission circuits 50. The direction of the data signals of the output 13 and the parity byte is determined by the operation mode. The control signals of the outputs 4, 8, 9, 6, 7 are produced in the control circuits 80 according to the state of the mode switch 61 and are synchronized with the control signals of the output 18 from the programmable controller. The control signal of output 8, by writing, shifts the information in the storer 51 by one byte and writes the incoming parity byte to the first byte. The programming of the data in the memories 40, 41, 42, 43 is performed in blocks, the parity byte of each block being stored in the storer 51 and the parity block 44 being programmed simultaneously with the last data memory block. In the control mode, the parity multiplexer 52 selects the corresponding parity byte corresponding to the data memory block 40, 41, 42, 43, according to the address signal state 2, and the output data signals 13 and the parity byte 13 are compared with the output data signals 14 from the transmission circuits. data 50 to which they are brought from a programmable controller. The error evaluation activates the output signal 17, which causes the operation to stop.

Claims

The memory memory inputs 40, 41, 42, 43 of memory memory 44 are sequentially connected by control signals 101, 102, 103, 104, 103 to the outputs of the memory block decoder 31, to the input of which the output trigger signal is applied This signal is dependent on the selected mode switch mode 61. The parity output signal 15 of the control program of the data transmission circuits 50 is connected to the parity sink input 51 and the eight outputs 151 to 158 are sequentially connected to the parity data terminals. 44 and at the inputs of the parity multiplexer 52. A control signal of the shift controller output 8 is connected to the next input of the parity trap 51. The output of the multiplexer parity is poorly connected to the output parity signal. 15 of the data transmission circuit 50 and the input of the error evaluation circuit 53 simultaneously, the control signal of the output 9 of the control circuit 60 being connected to the next input of the parity multiplexer52 activities. On the inputs of the error evaluation circuits 53, the data signals of the output 14 are connected from the data transmission circuits 50a to the strobe signal of the output 7 from the control circuits 60. The error evaluation circuits 53 only work in the control and compare modes! data from memory 40 to 44 with programmable controller data. When an error is detected, this is signaled together with the block number of the memory and the operation of the device is stopped. The output 17 of the error evaluation circuits 53 is connected to the input of the control circuits 80. The signal of the output 17 blocks the operation of the signal shift from the address counter output 1. For further circuit inputs The control switches 60 are connected to the outputs of the mode switch 61 and to the output signals 18 of the programmable controller. The control circuit output 1 is connected to the address counter input 30, which increases the status of the address signals. The address signals of the lowest-weight address counter 30 are decoded in the decoding of the blocks 31 and determine the selection of the block. In addition, the address signals of the output 3 determine the address in the data memory blocks 40, 41, 42, 43a of the parity memory 44. 2, 3 of the address counter 30 are compared in the address evaluation circuits 32 with the address signals of the output 11 of the programmable logic controller, and in the case of a correspondence, the data transmission circuits 50 are actuated. activities. The control signals of the outputs 4, 8, 9, 6, 7 are produced in the control circuits 60 according to the mode switch 61 and are synchronized with the control signals of the output 18 of the programmable controller. The write output control signal 8 writes the information in the flat 51o to one flat and writes the incoming parity flat to the first flat. The programming of the data in the memories 40, 41, 42, 43 is performed in blocks, wherein the parity bytes of each block are stored in the sinker 51 and the parity block 44 is programmed simultaneously with the last data block. In the multiple-xer parity control mode 52, according to the status of the address signals 2, the parity bytes corresponding to the data memory block 40, 41, 42, 43 are selected. The data signals of the output 13 and the parity bytes 13 are compared by the output 14 signal signals in the error evaluation circuit 53. from the data transfer circuits 50 to which they are fed from the programmable controller. Failure evaluation activates the output signal 17 which stops the operation. OBJECT A device for writing reprogrammable memory control program, characterized in that the address counter outputs (2) are connected to inputs of a block decoder decoder (31), ad-matching circuitry (32) and multiplexer inputs parity (52), wherein the outputs (3) of the counter (30) are connected to the address input of the data (40, 41, 42, 43), the memory parity (44) and the input matching matches (32). where additional output signals are connected to the output signals (L1 from the programmable controller and the output (5) is connected to the input of the data transmission circuits (50), wherein the eight outputs (13) of the data transfer circuitry (50) are bidirectional the bus connected to the program data memory (40, 41, 42,43) memory terminals and simultaneously to the error evaluation circuit inputs (53J, for further data transfer circuitry (50), the data bus output signals (12) from the a programmable logic controller, and an output control signal (6. \ t ) of the control circuitry (60), wherein the inputs of the data memory (40,41, 42, 43) and the memory parity (44) are sequentially connected to the outputs of the block decoder, the memory (31) to which the trigger is input The signal from the output (4) of the control circuitry (60), further the parity signal of the output (15) of the control circuitry of the data transmission circuitry (50) is connected to the input of the parity trap (51) and the eight of its outputs (151 to 15B) are sequentially connected to data terminals of the parity parity (44) and simultaneously to the inputs of the muliplexer parity (52), wherein a further signal of the shift output (8) of the controller (60) is connected to the next parity input (51) and the output of the parity multiplexer (52 j is poorly connected to the signal of the parity output (15), the data transfer circuitry (50), and simultaneously to the input of the fault evaluation circuitry (53), wherein the next multiple-xera parity input (52) is connected control signal 258746 7 output (9) from control circuitry (60), followed by circuit inputs yo The error signals (53) are connected to the data signals (14) of the data transfer circuit (50) and the strobe signal (7) from the control circuitry (60), the output (17) of the error evaluation circuit (53) 8 being connected the mode switch outputs (61) are connected to the input of the control circuitry (60) and the outputs of the programmable controller output (18) are synchronized, the output of the control circuitry (60) is connected to the address counter input (30). 1 sheet of drawings