CS255359B1 - Microcomputer-controlled two-channel,two-access memory connection - Google Patents

Description

3 4 255359

Vynález sa týká zapojenia dvojkanálove],dvojprístupovej pamati riadenej mikropo-čítačem, ktoré je vhodné pře urychlemevstupu dát z dvoch vstupných registrov, a-le tiež výstupu dát z pamati do dvoch vý-stupných registrov, pričom přenos dát zdvojice vstupných registrov do pamati, resp.z pamati do dvoch výstupných registrovprebieha súčasne. Okrem tohoto upraveného režimu je možný ešte štandardný přístupmikroprocesora do pamati a styk so vstup-nými či výstupnými registrami. Přenos dát zo vstupných registrov do pa-mati, resp. z pamati do výstupných regis-trov sa standardně rieši tak, že procesoradresuje a obsluhuje jednotlivé registre po-stupné a přenos dát sa vykonává cez aku-mulátor procesora, čo je časové náročné.Známe zapojenia pre rýchly styk s pamáťoupoužívajú řadič DMA, ktorý v režime DMApreberá riadenie pamati. Iné efektívne viac-prístupové pamáťové štruktúry používajúarbiter, ktorý zabezpečí přístup do pamatijednému zo žiadatefov o obsluhu, pričomzostávajúce požiadavky sú dočasné blokova-né. Každý z užívateíov pamati si musí za-bezpečit v okamihu pridelenia adresovaniea riadenie.

Vyššie uvedené nevýhody čiastočne od-straňuje zapojenie dvojkanálovej, dvojprí-stupovej památi riadenej mikropočítačom,ktorého podstata spočívá v tom, že vonkaj-šia dátová zbernica mikropočítača je dvo-rná obojsmernými budičmi zbernice rozdě-lená na tri časti tak, že na oddelenú částdátovej zbernice spojenú s prvým pamáťo-vým kanálom sú připojené výstupy prvéhovstupného registra a vstupy prvého výstup-ného registra, podobné na část dátovejzbernice spojenú s druhým pamáťovým ka-nálom sú přepojené výstupy druhého vstup-ného registra a vstupy druhého výstupné-ho registra. Takýmto rozdělením dátovejzbernice sa dosiahlo to, že pri čítaní dátoddělenými časťami zbernice móžu súčas-ne vstupovat do odpovedajúcich pamaťo-vých kanálov dáta z dvoch vstupných re-gistrov a pri výstupe dát takto oddělenýmičasťami zbernice možu súčasne z odpove-dajúcich kanálov památi byť dáta zapisova-né do dvoch výstupných registrov. Vstup ajvýstup dát pri tejto konfigurácii zapojeniasa odohráva bez účasti akumulátore, tedapriamo z registrov do odpovedajúcich kaná-lov pamati, resp. z kanálov památi do od-povedajúcich registrov. Mikropočítač jevždy zdrojom pamáťových a vstupno/výstup-ných adries súčasne pre oba kanály pa-mati v upravenom režime, resp. jednej sú-visle platnej adresy na celej množině pa-máťových adries v normálnom režime. Výhoda tohoto zapojenia je to, že přidá-ním dvoch budičov zbernice a úpravou de-kodérov pamáťových a vstupno/výstupnýchadries dosahuje sa podstatné zrýchleniepřístupu do památi, pričom daným zapoje-ním sa súčasne riešia problémy so synchro- nizáciou jednotlivých kanálov pri vstupe,resp. výstupe dát. Ďalšie významné vlast-nosti tohoto zapojenia sú tie, že zdrojompamáťových a vstupno/výstupných adriesje vždy ten istý mikropočítač, pričom pa-máť móže pracovat v normálnom režime a-ko jednokanálová súvis’e adresovatelná a-lebo v upravenom režime ako dvojkanálo-vá. Podobné vstupné a výstupné registre mo-žu pracovat jednotlivo v normálnom reži-me alebo ako dvojice v upravenom režime,čo sa zabezpečuje riadeníin budičov zber-nice a dekodérov adries prostřednící«mmikropočítača.

Podstata vynálezu bude ďalej objasněnápomocou výkresu, na ktorom je nakresle-ná bloková schéma zapojenia dvojkanálo-vej, dvojprístupovej pamati riadenej mikro-počítačom. V kludovom stave signály riadiace úpra-vu režimu, t. j. signál 14 a signál 15 sú naúrovni log 0, čím je navolený normálny re-žim. Vstupy dekodéra pamáťových adriesMD sú přepojené s odpovedajúcimi výstup-mi centrálnej procesorovej jednotky CPU,výstupy dekodéra pamáťových adries sú pře-pojené na odpovedajúce vstupy pre výběrpamáťového obvodu. Vstupy dekodéra ad-ries IOD, sú přepojené s odpovedajúcimi vý-stupmi centrálnej procesorovej jednotkyCPU, výstupy dekodéra adries sú přepoje-né s odpovedajúcimi vstupmi pre výběrvstupného resp. výstupného registra. Signálzápisu 17 je přepojený z centrá’nej proce-sorovej jednotky CPU k odpovedajúcimvstupom prvého kanálu památi Ml a dru-hého kanálu památi M2 pre riadenie zápisudo památi. Signál čítania 18 je přepojený zcentrálnej procesorovej jednotky CPU kodpovedajúcim vstupom prvého budiča B1dátovej zbernice a druhého budiča B2 dá-tovej zbernice.

Signál 41 pre blokovanie prvého budičaB1 a signál 51 pre blokovanie druhého bu-diča B2 sú v neaktívnej úrovni, budiče dá-tovej zbernice sú teda priechodné.

Adresná zbernica je trvale generovanácentrálnou procesorovou jednotkou CPU vnormálnom aj upravenom režime prostred-níctvom nižších 10 bitov adresnej zbernice11, bitu adresnej zbernice 12, bitu adresnejzbernice 13. V normálnom režime, keď cen-trálna procesorová jednotka CPU je zdro-jom resp. príjemcom dát dátovej zbernicemikropočítača DBSO, sú prvý kanál památiMl a druhý kanál památi M2 standardněpřístupné ako súvisle adresovaná pamáť vy-generováním odpovedajúcej adresy na všet-kých bitoch adresnej zbernice, signále zá-pisu 17 a signále čítania 18 z památi. Vtomto režime signál 14 a signál 15, ktorébližšie určujú upravený režim, sú v neaktív-nej úrovni. Vstupné a výstupné adresy súdefinované aktívnym signálom 18 tak, akoje to u mikropočítačov standardně zaužíva-né. V upravenom režime, kedy pamáťový

Claims (1)

1. 255339 modul je rozdělený rozpojeným prvým bu-dičom Bl dátovej zbernice a rozpojenýmdruhým budičom B2 dátovej zbernice, pře-nos dát zo vstupných registrov IR1, IR2 dokanálov památi Ml, M2, resp. z kanálov pa-máti Ml, M2 do výstupných registrov OR1,OR2 prebieha priamo bez účasti akumuláto-ra centrálnej procesorovej jednotky. Zapo-jenie v upravenom režime pracuje tak, žecentrálna procesorová jednotka CPU akti-vuje signál 14, ktorý zabezpečí rozopnutiebudičov dátovej zbernice Bl, B2 proslredníctvom blokovania budiča Bl a blokovaniabudiča B2 a ctalej ovplyvnuje činnosf de-kodéra pamáťových adries MD a dekodéruadries IOD prostredníctvom signálu 14, signálu 15, signálu 16, pričom činnost deko-dére pamáťových adries MD v upravenoiurežime je charakteristická tým, že sa súčasné aktivujú dva signály pře výběr pa-rná ťového obvodu 21, 31 alebo 22, 32 podlástavu bitu adresnej zbernice 12 a bitu ad-resnej zbernice 13. Činnost dekodéra adriesIOD v upravenom režime je charakteristic-ká tým, že podl'a stavu signálu 15, bitu ad-resnej zbernice 111 a bitu adresnej zberni-ce 112 sú aktivované súčasne signály přečítanie prvého vstupného registra 61 sú-časne signál pre čítanie druhého vstupné-ho registra 71, resp. signály zápis do prvé-ho výstupného registra 81 a signál zápis dodruhého výstupného registra 91. Dátovouzbernicou prvého kanálu DBS1 sa prenáša-jú dáta z prvého kanálu památi Ml k vý-stupnému registru OR1, resp. z prvéhovstupného registra IR1 do prvého pamáťo- vého kanálu Ml, dátovou zbernicou druhé-ho kanálu DBS2 sa prenášajú dáta z druhé-ho kanálu památi M2 do druhého výstup-ného registra OR2, resp. z druhého vstupné-ho registra IR2 do druhého kanálu památiM2. Při zachovaní popísaného principu dvo-jitého přístupu do památi je možné ideudvoch kanálov rozšíriť na 1'ubovoíný početkanálov. Uvádzaný princip dvojkanálovej, dvojprí-stupovej památi bol realizovaný a odskúša-ný na funkčnom modeli vyvíjaného prístro-ja SVAT 35 z nasledovných súčiastok. Akocentrálna procesorová jednotka je použitýmikropočítač MHB 8035, dátovú pamáť tvo-ří 4 kB památi z obvodov MHB 2114, akobudiče zbernice sú použité obvody MH 3216,ako vstupné a výstupné registre obvody MH3212. Na pohlad zložitú funkciu dekodérovpamáťových adries a vstupno/výstupnýchadries spíňajú obvody MH 74188. Uvedený vynález je možné s výhodou vy-užívat pre rýchly vstup dát zo 16 bitovéhoA/Č prevodníka alebo obecne zo zdroja 16bitových číslicových údajov do památi, kto-rá je standardně organizovaná po 8 bitov.Princip umožňuje aj rýchly výstup dát zpamáti do dvoch 8 bitových výstupných re-gistrov napr. pre zobrazovanie obsahu pa-máti, ktorý reprezentuje výsledok meraniaanalogovéj veličiny pomocou Č/A prevodní-ka na obrazovke analogového osciloskopu.Vtedy celú nameranú alebo vypočítánuvzorku potřebujeme periodicky prenášať doosciloskopu v čo najkratšom čase, aby bolobraz na osciloskope dostatočne stabilný. r R E D M e τ Zapojenie dvojkanálovej, dvojprístupovajpamáti riadenej mikropočítačom pozostáva-júce z centrálnej procesorovej jednotky,dvoch kanálov památi, dvoch budičov dáto-vej zbernice mikropočítača, dvojice vstup-ných registrov, dvojice výstupných regist-rov, dekodéra pamáťových adries a deko-déra vstupno/výstupných adries vyznačenétým, že dátová zbernica mikropočítača(DBSOj je prvým budičom dátovej zberni-ce (Bl) a druhým budičom dátovej zberni-ce (B2j rozdělená na tri časti, kde na časťdátovej zbernice prvého kanálu (DBSlj V y N A L E z u spojenu s prvým kanálom památi (Ml) súpřipojené dátové výstupy prvého vstupnéhoregistra (IR1) a dátové výstupy prvého vý-stupného registra (OR1), podobné na od-deenú časť dátovej zbernice druhého ka-nálu (DBS2) spojenú s druhým kanálompamáti (M2) sú připojené dátové výstupydruhého vstupného registra (IR2) a dátovévstupy druhého výstupného registra (DR2),pričom dátová zbernica mikropočítača(DBS) je spojená s centrálnou procesoro-vou jednotkou (CPU). 1 list výkresov