CS248432B1

CS248432B1 - Zapojení pro řízení logických binárních funkcí, zejmena pro řídicí jednotky důlních automatik

Info

Publication number: CS248432B1
Application number: CS826184A
Authority: CS
Inventors: Frantisek Horacek; Oldrich Habada; Jiri Brejska; Jan Bugar
Original assignee: Frantisek Horacek; Oldrich Habada; Jiri Brejska; Jan Bugar
Priority date: 1984-10-31
Filing date: 1984-10-31
Publication date: 1987-02-12

Abstract

Zapojení pro řízení logických binárních funkci je určeno zejména pro řídicí jednotky důlních automatik. Zapojení sestává z nepřizpůsobovacích členů, řídicích členů, dekódovacího členu, negačních členů, paměťových členů, součinových členů a napájecího členu. Zapojení je určeno pro řízeni logických binárních funkcí řídicích jednotek důlních automatik. Umožňuje nové propojení jednotlivých členů, kterým lze zmenšit rozsah důlních automatik při dosažení vyšších technických parametrů řídicího systému.

Description

Vynález řeší zapojení pro řízení logických binárních funkcí, zejména pro řídící jednotky důlních automatik, sestávající z přizpůsobovacích členů, řídících členů, dekódovacího členu, negačních členů, paměťových členů, součinových členů a napájecího členu.

V současná době jsou podobná zařízení řešena různými způsoby jak z hlediska použitých prvků pro jednotlivá komponenty, tak jejich struktury a vzájemných vazeb. Nevýhody stávajících řeěení spočívají především ve složitosti těchto zařízení a obtížnosti obecnějšího využití jejich zapojení.

Uvedený nedostatek do značná míry odstraňuje zapojení pro řízení logických binárních funkcí podle vynálezu, sestávající z přizpůsobovacích členů, řídících členů, dekódovacího členu, negačních členů, paměťových členů, součinových členů a napájecího členu. Podstata vynálezu spočívá v tom, že napájecí člen je svým prvním vstupem spojen s prvním napěťovým vstupem, svým druhým vstupem je spojen s druhým napěťovým vstupem a svým druhým výstupem je spojen s napěťovým výstupem. První výstup napájecího členu je spojen s prvním vstupem prvního řídícího členu, se vstupem prvního přizpůsobovacího členu s pátým vstupem druhého řídícího členu, s druhým vstupem dekódovacího členu, s druhým vstupem prvního paměťového členu, s druhým vstupem druhého paměťového členu, se vstupem druhého paměťového členu, s druhým vstupem třetího paměťového členu, se vstupem třetího přizpůsobovacího členu a s druhým vstupem čtvrtého paměťového členu. Výstup čtvrtého paměťového členu je spojen s výstupem třetího paměťového členu, s výstupem druhého paměťového členu, výstupem prvního paměťového členu, s prvním výstupem druhhého řídícího členu, s třetím vstupem napájecího členu a se sedmým výstupem dekódovacího členu. První vstup dekódovacího

- 2 248 432

Sienu je spojen s výstupem prvního přizpůsobovacího členu· První až n-tý adresovací vstup dekódovacího členu je spojen s prvním až n~tým adresovým výstupem druhého stupně prvního řídícího členu, jehož druhý vstup je spojen β prvním řídícím vstupem· Třetí vstup prvního řídícího členu je spojen s druhým řídícím vstupem, čtvrtý vstup prvního řídícího členu je spojen s kontrolním vstupem. Pátý vstup prvního řídícího Členu je spojen s resetovacím vstupem, šestý vstup prvního řídícího členu je spojen se třetím řídícím vstupem. Sedmý vstup prvního řídícího členu je spojen s prvním synchronizačním vstupem. Osmý vstup prvního řídícího členu je spojen s uvolňovacím vstupem a desátý vstup prvního řídícího členu je spojen s přerušovacím vstupem První až n-tý adresový výstup prvního stupně prvního řídícího členu je spojen s prvním až n-tým adresovým vstupem prvního paměťového členu, a prvním až n-tým adresovým vstupem druhého paměťového členu, s prvním až n-tým adresovým vstupem třetího paměťového členu a s prvním až n-tým adresovým vstupem čtvrtého paměťového členu, jehož první až n-tý obousměrný datový vstup je spojen jednak s prvním až n-tým datovým vstupem, jednak s prvním a n-tým datovým obousměrným výstupem a současně s prvním až n-tým datovým vstupem třetího paměťového členu, s prvním až n-tým datovým výstupem druhého paměťového členu a s prvním až n-tým datovým výstupem prvního pamě&ového členu. Prv-ní vstup prvního paměťového členu je spojen s výstupem prvního součinového členu, jehož druhý vstup je spojen s druhým vstupem druhého součinového členu, s prvním podmiňovacím výstupem, s druhým výstupem třetího součinového členu a s výstupem pátého negačního členu. Vstup pátého negačnlho členu je spojen s druhým vstupem pátého součinového členu a se třetím výstupem druhého řídícího členu. První až n-tý datový výstup druhého řídícího členu je spojen a prvním až n-tým datovým vstupem prvního řídícího členu. První výstup prvního řídícího členu je spojen se čtvrtým vstupem druhého řídícího členu, jehož třetí vstup js spojen s druhým výstupem prvního řídícího členu. Třetí výstup prvního řídícího členu je spojen s druhým vstupem druhého řídícího členu, jehož první vstup je spojen s druhým synchronizačním vstupem a jehož Šestý vstup je spojen β výstupem druhého přizpůsobovacího členu. Druhý výstup druhého řídícího členu je spojen s prvním vstupem pátého součinového členu a

- 3 248 432 se vstupem šestého negačního Sienu, jehož výstup je spojen s druhým podmiňovacím výstupem· Výstup pátého součinového členu je spojen s výstupem třetího přizpůsobovacího členu a s druhým vstupem čtvrtého součinového členu, jehož výstup je spojen s prvním vstupem čtvrtého pamSiového členu a jehož první vstup je spojen β výstupem prvního negačního Členu. Vstup prvního negačního členu je spojen s prvním výstupem dekódovacího členu, jehož druhý výstup je spojen se vstupem druhého negačního členu· Výstup druhého negačního členu je spojen s prvním vstupem třetího součinového členu, jehož výstup je spojen s prvním vstupem třetího pamSlového členu· Třetí výstup dekódovacího členu je spojen se vstupem třetího negačního členu, jehož výstup je spojen 8 prvním vstupem druhého součinového členu· Výstup druhého součinového členu je spojen s prvním vstupem druhého pamšlového členu, čtvrtý výstup dekódovacího členu je spojen se vstupem čtvrtého negačního členu, jehož výstup je spojen s prvním vstupem prvního součinového členu. Pátý výstup dekódovacího členu, je spojen s prvním adresovacím výstupem a Šestý výstup dekódovacího členu je spojen s druhým adresovacím výstupem.

Zapojení podle vynálezu umožňuje nový způsob propojení a využití známých prvků respektive komponent řídících systémů s tím, že dochází k podstatnému zjednodušení automatiky a celkovému zmenSení jejího rozsahu. Výhoda zapojení podle vynálezu spočívá předevSím v tomto značném zjednoduSenl celé automatiky při dosažení vysoké odolnosti vůči ruSivým signálům a v tom, že umožňuje stavebnicovou výstavbu řídícího systému při vysokých požadavcích na spolehlivost důlních automatik.

Na přiloženém výkresu je znázornSno příkladné schéma zapojení pro řízení logických binárních funkcí podle vynálezu.

Zapojeni pro řízení logických binárních funkcí sestává ze tří přizpůsobovacích členů i, 14. 12» které obsahují odpory, ze dvou řídících členů 2, £, z nichž první řídící člen £ obsahuje centrální mikroprocesorový obvod a druhý řídící člen £ obsahuje řídící obvod systému a budič sbSmice, z dekódovacího členu J obsahujícícho ň-bitový binární dekodér pro adresaci pamélových a výstupních členů, ze Šesti negačních členů 2» 6, lt S» 21» 22. které obsahují negátor, ze čtyř pamšlových členů 2» 1θ» 11» 12» které obsahují pamšlový obvod typu EPROM fcromé čtvrtého paaélového členu 12, který obsahuje pasátový obvod

- 4 248 432 typu RAM, z pěti součinových členů 12. 13. 16, 18 a 20, z nichž každý obsahuje dvouvstupový integrovaný obvod typu MAND a z napájecího členu 12» který obsahuje napájecí a filtrační obvody.

Napájecí člen 19 je svým prvním vstupem 19.1 spojen s prvním nepilovým vstupem Ul. svým druhým vstupem 19.2 je spojen s druhým nepilovým vstupem U2 a svým druhým výstupem 19.5 je spojen s nepilovým výstupem N. První výstup 19*4 napájecího členu 19 je spojen s prvním vstupem 2«1 prvního řídícího členu 2, se vstupem 1.1 prvního přizpůsobovacího členu 1, s pátým vstupem 4.5 druhého řídícího členu £, 8 druhým vstupem 3.2 dekódovacího členu s druhým vstupem 9.2 prvního pamilového členu 2, s druhým vstupem 10.2 druhého pamilovéhó členu 10. se vstupem 14.1 druhého pamilového členu 14. s druhým vstupem

11.2 třetího pamilového členu 11. se vstupem 17.1 třetího přizpůsobovacího členu 12 a s druhým vstupem 15.2 čtvrtého pamilového členu 12. Výstup 15.3 čtvrtého pamilového členu 15 je spojen s výstupem 11,3 třetího pamilového členu 11. s výstupem

10.3 druhého pamilového členu 10, s výstupem 9.3 prvního pamilového členu 2» β prvním výstupem 4.7 druhého řídícího členu £, se třetím vstupem 19.3 napájecího členu 12 a se sedmým výstupem 3.9 dekódovacího členu J. První vstup 3.1 dekódovacího členu 2 je spojen s výstupem 1,2 prvního přizpůsobovacího členu 1· První až n-tý adresovací vstup 3.b.1 až 3.b.n dekódovacího členu J je spojen s prvním až n-tým adresovým výstupem 2.b.1 až 2«b.n druhého stupni prvního řídícího členu 2. První řídící člen 2 je svým druhým vstupem 2.2 spojen s prvním řídícím vstupem P1. svým třetím vstupem 2.3 je spojen s druhým řídícím vstupem F2, svým čtvrtým vstupem 2.4 je spojen s kontrolním vstupem R, svým pátým vstupem 2.5 je spojen s resetovacím vstupem RS. svým šestým vstupem 2.6 je spojen se třetím řídícím vstupem V, svým sedmým vstupem 2.7 je spojen s prvním synchronizačním vstupem S, svým osmým vstupem 2.8 je spojen s uvolňovacím vstupem IE a svým devátým vstupem 2.9 je spojen s přerušovacím vstupem

I. První až n-tý adresový výstup 2.a.1 až 2.a.n prvního stupni řídícího členu 2 je spojen s prvním až n-tým adresovým vstupem 9.a.1 až 9.a.n prvního pamilového členu 2» ⁸ prvním až n-tým adresovým vstupem IO.a.1 až 10.a.n druhého pamilového členu 10, s přímím až n-tým adresovým vstupem 11.a.1 až 11.a.n třetího psuilového členu Has prvním až n-tým adresovým vstupem

248 432

- 5 15.a.1 až 15.a.n čtvrtého paměťového členu 15. První až n-tý obousměrný datový vstup 15.d.1 až 15«d»n čtvrtého paměťového členu 15 ja spojen s prvním až n-tým datovým obousměrným výstupem D1 až Dn a současně s prvním až n-tým datovým vstupem 11.d.1 až 11.d.n třetího paměťového členu 11. s prvním až n-tým datovým výstupem 10,d.1 až 10.d.n druhého paměťového členu 10 a s prvním až n-tým datovým výstupem 9,d,1 až 9.d.n prvního paměťového členu J. První vstup 9.1 prvního paměťového členu 2 je spojen s výstupem 12.3 prvního součinového členu 12. jehož druhý vstup 12.2 je spojen s druhým vstupem 13.2 druhého součinového členu 13. s prvním podmiňovacím výstupem SA. s druhým výstupem 16.2 třetího součinového členu 16 a s výstupem

21.2 pátého negačního členu 21. Výstup 21.1 pátého negačního členu 21 je spojen s druhým vstupem 20.2 pátého součinového členu 20 a se třetím výstupem 4.9 druhého řídícího členu 4» jehož první až n-tý datový výstup 4.a.1 až 4.a.n je spojen s prvním až n-tým datovým vstupem 2>d.1 až 2.d.n prvního řídícího členu 2. První výstup 2.10 prvního řídícího členu J je spojen se čtvrtým vstupem 4.4 druhého řídícího členu £, jehož třetí vstup 4.3 je spojen s druhým výstupem 2.11 prvního řídícího Členu 2, jehož třetí výstup 2.12 je spojen s druhým vstupem 4.2 druhého řídícího členu £. První vstup 4.1 druhého řídícího členu £ je spojen s druhým synchronizačním vstupem ST. kdežto jeho šestý vstup 4.6 je spojen β výstupem 14.2 druhého přizpůsobovacího členu 14. Druhý výstup 4.8 druhého řídícího členu 4 3® spojen s prvním vstupem 20.1 pátého součinového členu 20 a se vstupem 22.1 šestého negačního členu 22. jehož výstup 22.2 je spojen s druhým podmiňovacím výstupem WA. Výstup 20.3 pátého součinového členu 20 je spojen s výstupem

17.2 třetího přizpůsobovacího členu 17 a s druhým vstupem 18.2 čtvrtého součinového členu £8. Výstup 18.3 čtvrtého součinového členu 18 je spojen a prvním vstupem 15.1 čtvrtého paměťového členu 15. První vstup 18.1 čtvrtého součinového členu 18 je spojen s výstupem 5.2 prvního negačního členu J, jehož vstup

5.1 je spojen s prvním výstupem 3.3 dekódovacího členu J. Druhý výstup 3.4 dekódovacího členu J je spojen se vstupem 6.1 druhého negačního členu 6, jehož výstup 6.2 je spojen s prvním vstupem 16.1 třetího součinového členu £6, jehož výstup 16.3 je spojen s prvním vstupem 11.1 třetího paměťového členu 11. Třetí

- 6 248 432 výstup 3.5 dekódovacího členu g je spojen se vstupem 7.1 třetího negačního členu 2» jehož výstup 7.2 je spojence prvním vstupem 13.1 druhého součinového členu 13. jehož výstup 13.3 je spojen 8 prvním vstupem 10.1 druhého pamětového členu JLSt· Čtvrtý výstup 3.6 dekódovacího členu g je spojen se vstupem 8.1 čtvrtého negačního členu g, jehož výstup 8.2 je spojen s prvním vstupem 12.1 prvního součinového členu 12. Pátý výstup 3.7 dekódovacího členu J je spojen s prvním adresovacím výstupem SP a Šestý výstup 3.8 dekódovacího členu 2 3® spojen s druhým adresovacím výstupem SA.

Adresace pamětových a výstup-ních členů je prováděna prostřednictvím prvního až n-tého adresového výstupu 2.b.4 až 2.b.n prvního řídícího členu 2 e dekódovacího členu 2· Jeho výstupy 3.3 až 3.6 jsou zpracovány v prvním ež čtvrtém negačním členu g ež g. Výstupy 5.2 až 8,2 těchto členů jsou dále logicky zpracovávány. Signál přiváděný na první vstup 9.1 prvního pamětového členu g je podmíněn přítomností signálu na prvním vstupu 12.1 a druhém vstupu 12.2 prvního součinového členu 12. Signál na druhém vstupu 12.2 prvního součinového členu 12 je vygenerován z třetího výstupu 4.9 druhého řídícího členu £· Tento signál je negován v pátém negačním členu 22» z jehož výstupu 21.2 je přiveden jednak na vnějěí první podaíňovecí výstup RA, jednak na druhé vstupy 12.2. 13.2 a 16.2 prvního součinového členu 12. druhého součinového členu 13 a třetího součinového členu 16. Tyto členy vytvářejí adresu pro první, druhý a třetí pamětový člen g, 22» 21· Adresa jednotlivého pamětového prvku v prvním, druhém a třetím pamětovém členu g, 22» 21 3® určena prvním až n-tým adresovým výstupem 2.a.1 až 2.a.n prvního řídícího členu g. Z pamětových prvků prvního až třetího pamětového členu g až 21 lz® údaje pouze vybírat prostřednictvím datových výstupů 9.d.1 až 9.d.n. 10»d.1 až 1O.d.n a 11.d.1 až 11.d.n. které jsou vzájemně propojeny a vyvedeny na vnějěí obousměrný datový výstup Dl až Dn. U čtvrtého pamětového členu 15 lze údaje z pamětových míst čist i zapisovat. Přísluěný podmiňovací signál je odvozen z druhého výstupu 4.8 e třetího výstupu 4.9 druhého řídícího členu £. Signály jsou v návazném pátém součinovém členu 20 logicky vynásobeny, znegovány a přivedeny na druhý vstup 18.2 čtvrtého součinového členu 2®, ^na jehož výstupu 18.3 je signál opět

- 7 248 432 negován· Tímto dochází v podstatě k vytvoření logického součtu signálů pro čtení a zápis, které jsou vždy podmíněny adresovacím signálem odvozeným z prvního výstupu 3*3 dekódovacího členu J. Vzhledem k tomu, že obousměrný datový výstup Dl až Dn je připojen na první až n-tý datový vstup 4.d,1 až 4.d.n druhého řídícího členu £, dostávají se touto cestou data ve formě logických kombinací binárních funkcí do prvního řídícího členu

2. V datech přiváděných na vstupy 2.d.1 až 2.d.n je rovněž zakódována informace o paměťových místech v paměťových členech, včetně kódu operací.

Zapojení podle vynálezu je určeno pro řízení logických binárních funkcí řídících jednotek důlních automatik. Umožňuje nové propojení jednotlivých členů, kterým lze zmeněit rozsah důlních automatik při dosažení vyšěích technických parametrů řídícího systému.

Claims

PŘEDMÉT VYNÁLEZU

248 432

Zapojení pro řízení logických binárních funkcí, zejaéne pro řídící jednotky důlních automatik, sestávající z přizpůsobovacích členů, řídících členů, dekódovacího členu, negačních členů, panelových členů, součinových členů a napájecího členu, vyznačená tín, že napájecí člen (19) je svýn prvním vstupem (19*1) spojen s prvním nepilovým vstupem (U1), svým druhým vstupem (19.2) je spojen s druhým nepilovým vstupem (U2) a svým druhým výstupem (19*5) je spojen s nepilovým výstupem (N), zatímco první výstup (19.4) napájecího členu (19) je spojen β prvním vstupem (2.1) prvního řídícího členu (2), se vstupem (1.1) prvního přizpůsobovacího členu (1), s pátým vstupem (4.3) druhého řídícího členu (4), s druhým vstupem (3.2) dekódovacího členu (3), s druhým vstupem (9.2) prvního pamllového členu (9), s druhým vstupem (10.2) druhého pamllového členu (10), se vstupem (14.1) druhého pamllového členu (14), s druhým vstupem (11.2) třetího pamllového členu (11), se vstupem (17.1) třetího přizpůsobovacího členu (17) a s druhým vstupem (15.2) čtvrtého pamllového členu (15), jehož výstup (15*3) je spojen s výstupem (11.3) třetího pamllového členu (11), s výstupem (10.3) druhého pamllového členu (10), s výstupem(9.3) prvního pamllového členu (9), s prvním výstupem (4.7) druhého řídícího členu (4), se třetím vstupem (19.3) napájecího členu (19) a se sedmým výstupem (3.9) dekódovacího členu (3), jehož první vstup (3.1) je spojen s výstupem (1.2) prvního přizpůsobovacího členu (1), zatímco první až n-tý adresovací vstup (3»b«1 až 3.b.n) dekódovacího členu (3) je spojen s prvním až n-tým adresovým výstupem (2.b.l až 2.b.n) druhého stupni prvního řídícího členu (2), jehož druhý vstup (2.2) je spojen s prvním řídícím vstupem (F1), zatímco jeho třetí vstup (2.3) je spojen s druhým řídícím vstupem (F2), jeho čtvrtý vstup (2.4) je spojen s kontrolním vstupem (R), jeho pátý vstup (2.5) je spojen s resetovaclm vstupem(RS), jeho šestý vstup (2.6) je spojen se třetím řídícím vstupem (V), jeho sedmý vstup (2.7) je spojen s prvním synchronizačním vstupem (S), jeho osmý vstup (2.8) je spojen s uvolňovacím vstupem (IE) a jeho devátý vstup (2.9) je spojen s přerufiovaclm vstupem (I), kdežto první až n-tý adreso- 9 248 432 vý výstup (2.6.1 až 2.a.n) prvního stupně prvního řídícího Sienu (2) je spojen s prvním až n-tým adresovým vstupem (9.a.1 až 9 .a.n) prvního paměťového Sienu (9), s prvním až n-tým adresovým vstupem (1O.a.1 až 10.a.n) druhého paměťového Sienu (10), s prvním až n-tým adresovým vstupem (ll.e.1 až 11.a.n) třetího paměťového Sienu (11) a s prvním až n-tým adresovým vstupem (15.a.1 až 15.a.n) čtvrtého paměťového Slenu(15), jehož první až n-tý obousměrný datový vstup (15.d.1 až 15«d.n) je spojen jednak s prvním až n-tým datovým vstupem (4.d.1 až 4.d.n), jednak s prvním až n-tým datovým obousměrným výstupem (Dl až Dn) a současně s prvním až n-tým datovým vstupem (ll.d.1 až 11.d.n) třetího paměťového Sienu (11), s prvním až n-tým datovým výstupem (IO.d.1 až 10.d.n) druhého paměťového Sienu (10) a s prvním až n-tým datovým výstupem (9.d.1 až 9.d.n) prvního paměťového Sienu (9), jehož první vstup (9.1) je spojen s výstupem (12.3) prvního souSinového Sienu (12), jehož druhý vstup (12.2) je spojen s druhým vstupem (13·2) druhého součinového Sienu (13), s prvním podmlňovaclm výstupem (RA), s druhým výstupem (16.2) třetího souSinového Sienu (16) a s výstupem (21.2) pátého negaSního Sienu (21), jehož vstup (21.1) je spojen s druhým vstupem (20.2) pátého souSinového Sienu (20) a se třetím výstupem (4.9) druhého řídícího Sienu (4), jehož první až n-tý datový výstup·(4.a.1 až 4.a.n) je spojen s prvním až n-tým datovým vstupem (2.d.1 až 2.d.n) prvního řídícího Sienu (2), jehož první výstup (2.10) je spojen se čtvrtým vstupem (4.4) druhého řídícího Sienu (4), jehož třeti vstup (4.3) je spojen

8 druhým výstupem (2.11) prvního řídícího Sienu (2), jehož třetí výstup (2.12) je spojen s druhým vstupem (4.2) druhého řídící-ho Sienu (4), jehož první vstup (4.1) je spojen s druhým synchronizačním vstupem (ST) a jehož Šestý vstup (4.6) je spojen s výstupem (14.2) druhého přizpůsobovacího Sienu (14), kdežto druhý výstup (4.8) druhého řídícího Sienu (4) je spojen s prvním vstupem (20.1) pátého souSinového Sienu (20) a se vstupem (22.1) šestého negaSního Sienu (22), jehož výstup.

(22.2) je spojen s druhým podmiňovacím výstupem (EA), přičemž výstup (20.3) pátého souSinového Sienu (20) je spojen β výstupem (17.2) třetího přizpůsobovacího Sienu (17) a s druhým vstupem (18.2) čtvrtého součinového Sienu (18), jehož výstup (18.3) je spojen s prvním vstupem (15.1) čtvrtého paměťového

248 432

Slonu (15) a jehož první vstup (18.1) je spojen s výstupem (5.2) prvního negaSního Slonu (5), jehož vstup (5.1) jo opojen s prvním výstupem (3·3) dekódovacího Slonu (3), johož druhý výstup (3*4) jo spojen so vstupom (6.1) druhého negaSního Slonu (6), johož výstup (6.2) jo spojen s prvním vstupem (16.1) třetího součinového Slonu (16), jehož výstup (16.3) jo spojen 8 prvním vstupom (11.1) třetího paměťového Slonu (11), přišomž třetí výstup (3.5) dekódovacího Slonu (3) je spojen so vstupem (7.1) třetího negaSnlho Slonu (7), jehož výstup (7.2) je spojen s prvním vstupom (13.1) druhého soušinového Slonu (13), johož výstup (13·3) ja opojen s prvním vstupem (10.1) druhého paměťového Slonu (10), přiSemž dálo Štvrtý výstup (3*6) dekódovacího Sienu (3) je spojen se vstupem (8.1) štvrtého negešního Sienu (8), jehož výstup (8.2) je spojen s prvním vstupem (12.1) prvního souSinového Sienu (12), avšak pátý výstup (3*7) dekódovacího Sienu (3) je spojen s prvním adresovacím výstupem (SP) a Šestý výstup (3.8) dekódovacího Sienu (3) je spojen 8 druhým adresovacím výstupem (SA).