CS222798B1 - Zapojení logického bloku pro řízení vyhodnocovacích obvodů prvků logické struktury automatu - Google Patents

Abstract

Vynález řeší zapojení logického bloku pro řízení vyhodnocovacích obvodů prvků logické struktury automatu. Umožňuje jednoduché připojení na závadný řídicí systém a testovanou logickou soustavu. Pro své plné využití k řídící a vyhodnocovací funkci předpokládá zapojení podle vynálezu další návazné zařízení. Zapojení logického bloku zahrnuje dva vstupní členy, dva demul - tiplexní členy, součtový člen, paměťový člen, logický člen a programovací člen.Je navrženo tak, aby mohlo být využito obecně v nejrůznějších stavebnicově skládaných řídících strukturách.Je určeno zejména pro využití v testovacích systémech nebo v periferních jednotkách počítačových řídicích systémů.

Description

Vynálezu j· zapojení logického bloku pro řízení vyhodnocovacích obvodů prvků logické struktury automatik, které zahrnuje dva vstupní členy, dva demultiplexní členy, součtový člen, pamělový člen, logický člen a programovací člen*

Podobné bloky jsou v současné době řešeny bud programově pomocí programovatelných řídicích prostředků nebo obdobným zapojením, které je řešeno s ohledem na danou strukturu řídicího systému, ale neumožňuje jeho obecnější využití. V případě programovatelných prostředků je řešení výhodné pouze pro menší logické struktury, při testování větších binárních logických systémů se již takové zařízení značně komplikuje, zejména v části spojení systému s vnějším prostředím.

Uvedené nedostatky dc značné míry odstraňuje zapojení logic kého bloku dle vynálezu. Jeho podstata spočívá v tom, že první vstupní člen Je prvním až k-tým výstupním adresovacím výstupem prvního stupně propojen s prvním až k-tým vstupem prvního demultiplexního členu. První vstupní člen je opatřen prvním a druhým vnějším vstupem, prvním až k-tým vnějším vstupem pro výstupní adresaci prvního stupně, prvním až k-tým vnějším vstupem pro vstupní adresaci prvního stupně, dále vnějším vstupem, prvním až k-tým vnějším vstupem pro výstupní adresaci druhého stupně a prvním až k-tým vnějším vstupem pro vstupní adresaci druhého stupně. První demultiplexní člen je opatřen prvním až x-tým výstupním adresovacím vnějším výstupem. Podmiňovací vstup prvního demultiplexního členu je propojen s prvním výstupem prvního vstupního členu. První až k-tý vstupní adresovací výstup prvního stupně prvního vstupního členu je propojen s prvním až k-tým vstupem druhého demultiplexního členu. Druhý demultiplexní ělen je opatřen prvním až k-tým vstupním adresovacím vnějším výstupem Vstup druhého demultiplexního členu jé propojen s druhým výstupem prvního vstupního Členu. První až k-tý výstupní adresovací

222 798 výstup druhého stupně je propojen s prvním až k-tým výstupním adresovacím vstupem programovacího členu. První až k-tý vstupní adresovací vstup programovacího členu je propojen s prvním až k-tým vstupním adresovacím výstupem druhého stupně prvního vstupního členu. Programovací člen je opatřen prvním až k-tým vnějším výstupem pro výstupní adresaci druhého stupně a prvním až k-tým vnějžím výstupem pro vstupní adresaci druhého stupně.

Vstup prvního vstupního členu je propojen s výstupem logického členu. Druhý vstup logického členu je propojen se čtvrtým vnějším vstupem a jeho první vstup je propojen s výstupem paměťového členu. Paměťový člen je opatřen třetím vnějším vstupem. Vstup paměťového členu je propojen s výstupem součtového členu. První až x-tý vstup součtového členu je propojen s prvním až x-tým výstupem druhého vstupního Členu. Druhý vstupní člen je opatřen prvním až x-tým stavovým vnějším vstupem.

Zapojení dle vynálezu umožňuje jednoduché připojení na návazný řídící systém a testovanou logickou soustavu. Zapojení a struktura jeho prvků umožňují blokovou výstavbu vyhodnocovacích zařízení s obecným využitím v binární řídící technice.

Na připojeném výkrese je znázorněno příkladné schéma zapojení logického bloku podle vynálezu.

Zapojení logického bloku zahrnuje první a druhý vstupní člen 1, 4, první a druhý demultiplexní člen 2, 3, součtový člen 5, paměťový člen 6, logický Člen 7 a programovací člen 8. První vnější člen 1, který je opatřen prvním a druhým vnějším vstupem J.l. J^2, prvním až k-tým vnějším vstupem Jl^Al až Jl.Ak pro výstupní adresaci prvního stupně, prvním až k-tým vnějším vstupem J1.B1 až Jl.Bk pro vstupní adresaci prvního stupně, dále vnějším výstupem J^S, prvním až k-tým vnějším vstupem Jl^Cl až Jl.Ck pro výstupní adresaci druhého stupně a prvním až k-tým vnějším vstupem J1.D1 až J1. Dk pro vstupní adresaci druhého stupně, je prvním až k-tým výstupním adresovacím výstupem l^Al až lj»Ak prvního stupně propojen s prvním až k-tým vstupem 2..A1 až

2.Ak prvního demultiplexního členu 2. První demultiplexní člen 2, je opatřen prvním až x-tým výstupním adresovacím vnějším výstupem J2.C1 až J2.Cx a jeho podraiňovací vstup 2.1 je propojen s prvním výstupem 1,1 prvního vstupního členu 1. První až k-tý vstupní adresovací výstup 1.B1 až l₂Bk prvního stupně prvního vstupního členu 1 je propojen s prvním až k-tým vstupem 3..B1 až 3_.Sk druhého demultiplexního členu 3. Druhý demultiplexní

222 798 člen 3 je opatřen prvním až x-tým vstupním adresovacím vnějším výstupem J2.D1 až J2.Dx a jeho vstup 3.1 je propojen s druhým výstupem 1.2 prvního vstupního členu 1. První až k-tý výstupní adresovací výstup 1.C1 až l.Ck druhého stupně je propojen s prvním až k-tým výstupním adresovacím vstupem 8.Cl až 8.Ck programovacího členu 8. První až k-tý vstupní adresovací vstup 8jDl až 8.Dk programovacího členu 8 je propojen s prvním až k-tým vstupním adresovacím výstupem 1.D1 až l.Dk druhého stupně prvního vstupního členu 1. Programovací člen 8 je opatřen prvním až k-tým vnějším výstupem J2.A1 až J2.Ak pro výstupní adresaci druhého stupně a prvním až k-tým vnějším výstupem J2.B1 až J2«Bk pro vstupní adresaci druhého stupně. Vstup 1.3 prvního vstupního členu 1 je propojen s výstupem J.3 logického členu 7. Druhý vstup 7.2 logického členu 7 je propojen se čtvrtým vnějším vstupem JjA a jeho první vstup 7.1 je spojen s výstupem 6^.2 paměťového členu 6. Paměťový člen 6 je opatřen třetím vnějším vstupem J.3 a jeho vstup 6.1 je propojen s výstupem 5.V součtového členu 5. První až x-tý vstup 5.1 až 5_.x součtového členu 5 je propojen s prvním až x-tým výstupem 4,.1 až 4.x druhého vstupního členu 4, který je opatřen prvním až x-tým stavovým vnějším vstupem J .W1 až J.Wx.

První vstupní ělen 1 logického bloku podle vynálezu obsahuje oddělovací a zesilovací obvody pro každý vstupní signál.

Je opatřen prvním vnějším vstupem Jjl. jímž je přiváděn první uvolňovací signál, druhým vnějším vstupem J.2« kterým je přiváděn druhý uvolňovací signál a vnějším výstupem £.5, kterým je vysílán stavový signál. První demultiplexní člen 2 obsahuje logický obvod, který zajišťuje výběr jednoho z výstupů ze skupiny prvního až x-tého výstupního adresovacího výstupu J2.C1 až J2_.Cx na základě kombinace signálů v BCD kódu, přivedených na první až k-tý vstup 2.A1 až 2.Ak. Druhý demultiplexní člen 3 obsahuje první až x-tý vstupní adresovací vnější výstup J2.Dl až <J2.Dx, který je vybírán z kombinace vstupních signálů na prvním až k-tém vstupu 3.B1 až 3.Bk. Druhý vstupní člen 4 obsahuje zesilovací a přizpůsobovací obvody pro každý signál přiváděný prvním až x-tým stavovým vnějším vstupem J»W1 až J.ffx. Součtový člen 5 provádí logický součet všech signálů přiváděných na jeho vstupy 3.1 až 5^x a výstupem 5,.V je dále propojen s paměťovým členem

6. Paměťový člen 6 obsahuje bistabilní klopný obvod typu D, který je překlápěn třetím vnějším vstupem J.3. Tímto vstupem je

222 79S přiváděn zápisový hodinový impuls, s jehož náběžnou hranou se klopný obvod překlápí a až do příchodu hového impulsu zachovává pamatovaný stav ze svého vstupu 6_.l. Pamatovaný stav z výstupu 6^2 je pak přiváděn k dalšímu zpracování. Logický člen 7 obsahuje běžné dvouvstupové hradlo typu NAND a dále čtvrtý vnější vstup kterým je podmíněn postup zpracování pamatovaného stavu z parnětového členu 6. Programovací člen 8 obsahuje první až k-tý vnější výstup «J2_.A1 až J2. Ak pro výstupní adresaci' druhého stupně a první až k-tý vnější výstup J2.B1 až J 2.Bk pro vstupní adresaci druhého stupně. Programovací člen 8 dále obsahuje připojovací a zesilovací prvky pro svůj první až k-tý výstupní adresovací vstup 8^Cl až 8.Ck 'a první až k-tý vstupní adresovací vstup 8. Dl až 8.Dk.

Kombinace signálů, která je přiváděna prvním až k-tým vnějším vstupem Jl.AI až Jl.Ak pro výstupní adresaci prvního stupně, je přes první vstupní člen 1 přivedena na první ež k-tý vstup 2.. AI až 2_.Ak prvního demultiplexního členu 2. Jé-li na podminovacím vstupu 2.1 prvního demultiplexního členu 2 přítomen signál, provede demultiplexní člen 2 naaktivování jednoho ze svých výstupních adresovacích vnějších výstupů J2..C1 až J2j.Cx. Neaktivovaný výstup může být vnějším zařízením vyhodnocen a jeho odezva přivedena na jeden z vnějších stavových vstupů J1..W1 až Jl^Wk Adresace pro čtení příslušného vstupu se provádí prostřednictvím druhého demultiplexního členu 3 a jeho prvního až x-tého vstupníhoadresovacího vnějšího výstupu J2_.pi až J2.Dx. Stav sledovaného místa logické struktury je vyhodnocován v paměíovém členu 6 a logickém členu J, odkud je signál přes první vstupní člen 1 přiváděn na vnější výstup J,5. Detailní adresace požadovaného místa propojení logické struktury a tc jak pro vstupní, tak pro výstupní adresaci, je prováděna pomocí programovacího členu 8, zejména jeho prvním až k-tým vnějším výstupem J_2.A1 až JAk pro výstupní adresaci druhého stupně a prvním až k-tým vnějším výstupem J2.B1 až J2_.Dk pro vstupní adresaci druhého stupně.

Zapojení logického bloku podle vynálezu předpokládá pro své plné využití k řídící a vyhodnocovací funkci další návazné zařízení. Je však navrženo tak, aby mohlo být využito obecně v nejrůznějších stavebnicově skládaných řídících strukturách. Je určeno zejména pro využití v testovacích systémech nebo v periferních jednotkách počítačových řídících systémů.

Claims (1)

1. Zapojení logického bloku pro řízení vyhodnocovacích obvodů prvků logické struktury automatu, sestávající ze dvou vstupních členů, dvou demultlplexních členů, součtového členu, paměťového členu, logického členu a programovacího členu, vyznačené tím, že první vstupní člen Cl), který je opatřen prvním a druhým vnějším vstupem (J.l, J.2), prvním až k-tým vnějším ve tupém (J1.A1 až Jl.Ak) pro výstupní adresaci prvního stupně, prvním až k-tým vnějším vstupem (J1.B1 až Jl.Bk) pro vstupní adresaci prvního stupně, dále vnějším výstupem (J.5), prvním až k-tým vnějším vstupem (JI.Cl až Jl.Ck) pro výstupní adresaci druhého stupně a prvním až k-tým vnějším vstupem (JI.Dl až Jl.Dk) pro vstupní adresaci druhého stupně, je prvním áž k-tým výstupním adresovacím výstupem (1.A1 až l.Ak) prvního stupně propojen s prvním až k-tým vstupem (2.A1 až 2.Ak) prvního demultiplexního členu 2, který je opatřen prvním až x-tým výstupním adresovacím vnějším výstupem (J2.C1 až J2.Cx) a jehož podmiňovací vstup (2.1) je propojen s prvním výstupem (l.l) prvního vstupního členu (1), jehož první až k-tý vstupní adresovací výstup (1.B1 až l.Bk) prvního stupně je propojen β prvním až k-tým vstupem (3.B1 až 3.Bk) druhého demultiplexního členu (3), který je opatřen prvním až x-tým vstupním adresovacím vnějším výstupem (J2.D1 až J2.Dx) a jehož vstup (3.1) je propojen s druhým výstupem (1.2) prvního vstupního členu (1), jehož první až k-tý výstupní adresovací výstup (1.C1 až l.Ck) druhého stupně je propojen s prvním až k-tým výstupním adresovacím vstupem (8.Cl aŽ 8.Ck) programovacího členu(8), jehož první až k-tý vstup ní adresovací vstup (8.Dl až 8.Dk) je propojen s prvním až k-tým vstupním adresovacím výstupem (1.D1 až l.Dk) druhého stupně prvního vstupního členu (1), přičemž programovací člen(8) je opatřen prvním až k-tým vnějším výstupem (J2.A1 až J2.Ak) pro výstupní adresaci druhého stupně a prvním až k-tým vnějším výstupem (J2.B1 až J2.Bk) pro vstupní adresaci druhého stupně, přičemž dále vstup (1.3) prvního vstupního členu (l) je propojen s výstupem (7.3) logického členu (7), jehož druhý vstup (7.2) je propojen se čtvrtým vnějším vstupem (J.4) a první vstup (7il) je spojen s výstupem (6.2) pamětového členu (6), který je opatřen třetím vnějším vstupem (J.3) a jehož vstup (6.1) je propojen s výstupem (5.V) součtového členu (9), jehož první

   222 798 ^u až x-tý vstup (5.3. až 5.x) je propojen s prvním až x-tým výstu pem (4.1 až 4.x) druhého vstupního členu (4), který je opatřen prvním až x-tým stavovým vnějším vstupem (J.W1 až J.Wx).

   1 výkre*