CS223141B1 - Řídící blok pro vyhodnocení prvků logické struktury automatik - Google Patents

Řídící blok pro vyhodnocení prvků logické struktury automatik Download PDF

Info

Publication number
CS223141B1
CS223141B1 CS231182A CS231182A CS223141B1 CS 223141 B1 CS223141 B1 CS 223141B1 CS 231182 A CS231182 A CS 231182A CS 231182 A CS231182 A CS 231182A CS 223141 B1 CS223141 B1 CS 223141B1
Authority
CS
Czechoslovakia
Prior art keywords
input
output
external
memory
coupled
Prior art date
Application number
CS231182A
Other languages
English (en)
Inventor
Jiri Brejska
Oldrich Habada
Jan Bugar
Jan Hruza
Original Assignee
Jiri Brejska
Oldrich Habada
Jan Bugar
Jan Hruza
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiri Brejska, Oldrich Habada, Jan Bugar, Jan Hruza filed Critical Jiri Brejska
Priority to CS231182A priority Critical patent/CS223141B1/cs
Publication of CS223141B1 publication Critical patent/CS223141B1/cs

Links

Landscapes

  • Logic Circuits (AREA)

Abstract

Vynález spadá do oboru slaboproudé elektrotechniky. Řeší řídicí blok pro vyhodnocení prvků logická struktury. Řídicí blok podle vynálezu je konstruován tak,že umožňuje jednoduchá připojení na návazná zařízení a zajišfuje optimální zpracování vstupních signálů, které mohou být zadá­ vány bud z vyššího řídícího systému nebo prostřednictvím mikroprocesorového,respektive mikropočítačového systému. Řídící blok obsahuje pět pamětových členů, dva negátory, výstupní člen a čtyři logické členy. Lze jej používat v obecných logických vyhledávacích soustavách a v jednotkách propojení počítačů nebo programově řízených systémů s věnjším prostředím. Řídicí blok podle vynálezu je možné také použít k testování logických struktur.

Description

(54)
Řídící blok pro vyhodnocení prvků logické struktury automatik
Vynález spadá do oboru slaboproudé elektrotechniky. Řeší řídicí blok pro vyhodnocení prvků logická struktury. Řídicí blok podle vynálezu je konstruován tak,že umožňuje jednoduchá připojení na návazná zařízení a zajišfuje optimální zpracování vstupních signálů, které mohou být zadávány bud z vyššího řídícího systému nebo prostřednictvím mikroprocesorového,respektive mikropočítačového systému. Řídící blok obsahuje pět pamětových členů, dva negátory, výstupní člen a čtyři logické členy. Lze jej používat v obecných logických vyhledávacích soustavách a v jednotkách propojení počítačů nebo programově řízených systémů s věnjším prostředím. Řídicí blok podle vynálezu je možné také použít k testování logických struktur.
SB 141
223 141
- 1 223 141
Vynález se týká řídicího bloku pr0 vyhodnocení prvků logické struktury automatik, sestávající z pěti paměťových členů, dvou negátorů, výstupního členu, programovacího členu a čtyř logických členů.
V současné době existuje celá řada podobných zařízení, která umožňují vyhodnocování a testování dílčích bloků automatik, zejména u větších stavebnicových řídicích systémů. Tyto systémy, respektive jejich vyhodnocovací bloky, jsou řešeny především s ohledem na danou vnitřní strukturu řídicího systému a tudíž neumožňují obecnější využití takových bloků s širším uplatněním.
Uvedený nedostatek do značné míry odstraňuje řídicí blok pro vyhodnocování prvků logické struktury automatik podle vynálezu. jeho podstata spočívá v tom, že první paměťový člen je svým prvním vstupem propojen s prvním vnějším vstupem a se vstupem druhého negátorů. Druhý vstup prvního paměťového Členu Je propojen se třetím vstupem druhého paměťového členu, dále se třetím vstupem třetího pamětového členu, dále pak se třetím vstupem čtvrtého pamětového členu a dále se třetím vstupem pátého paměťového členu a s výstupem čtvrtého logického členu.
Třetí vstup prvního paměťového členu je propojen s výstupem prvního negátorů a výstup prvního pamětového členu je propojen s prvním vstupem výstupního členu. První negátor je spojen s druhým vnějším vstupem a druhý negátor je svým výstupem propojen s druhým vstupem výstupního členu, jehož třetí vstup je propojen s prvním výstupem druhého paměťového členu. Druhý výstup druhého paměťového členu je propojen se čtvrtým vstupem výstupního členu, jehož pátý vstup Je propojen s prvním výstupem třetího paměťového členu. Druhý výstup třetího pamětového členu je propojen se šestým vstupem výstupního členu, jehož sedmý vstup je propojen se třetím vnějším vstupem a prvním vstupem druhého
223 141
- 2 paměťového členu. Druhý vstup druhého paměťového členu je propojen se čtvrtým vnějším vstupem a s osmým vstupem výstupního členu. Devátý vstup výstupního členu je propojen s pátým vnějším vstupem a s prvním vstupem třetího paměťového členu. Druhý vstup třetího paměťového Členu je spojen se šestým vnějším vstu-, pem a s desátým vstupem výstupního členu, jehož jedenáctý vstup je propojen s prvním výstupem čtvrtého paměťového členu. Druhý výstup čtvrtého paměťového členu je propojen s dvanáctým vstupem výstupního členu. Třináctý vstup výstupního členu je propojen s prvním výstupem pátého paměťového členu, jehož druhý výstup je propojen se čtrnáctým vstupem výstupního členu. Patnáctý vstup výstupního členu je propojen se sedmým vnějším vstupem a s prvním vstupem čtvrtého paměťového členu. Druhý vstup čtvrtého paměťového členu je propojen s osmým vnějším vstupem e se šestnáctým vstupem výstupního členu. Sedmnáctý vstup výstupního členu je propojen s devátým vnějším vstupem a s prvním vstupem pátého pamětového členu. Druhý vstup pátého paměťového členu je propojen s desátým vnějším vstupem a s osmnáctým vstupem výstupního členu, který je opatřen patnáctým vnějším vstupem, dále prvním až třetím vnějším výstupem, dále prvním až k-tým vnějším výstupem pro výstupní adresaci prvního stupně, dále pak prvním až k-tým vnějším výstupem pro vstupní adresací prvního stupně, dále prvním až k-tým vnějším výstupem pro výstupní adresaci druhého stupně a prvním až k-tým vnějším výstupem pro vstupní adresaci druhého stupně. Programovací člen je opatřen prvním až m-tým vnějším adresovacím vstupem a prvním až m-tým vnějším negovacím adresovacím vstupem. První až m-tý výstup programovacího členu je propojen s prvním až m-tým vstupem prvního logického členu. Výstup prvního logického členu je propojen s prvním vstupem třetího logického členu a s prvním vstupem druhého logického členu. Druhý vstup druhého logického členu je propojen s druhým vstupem třetího logického členu a s dvanáctým vnějším vstupem. Druhý logický člen je opatřen třináctým vnějším vstupem a pátým vnějším výstupem. Třetí logický člen je opatřen jedenáctým vnějším vstupem a svým výstupem je propojen se čtvrtým vnějším výstupem a dále se vstupem čtvrtého logického členu, který je opatřen Čtrnáctým vnějším vstupem.
Řídící blok svojí strukturou a funkcí umožňuje jednoduché připojení na návazné zařízení. Organizací výstupů a propojením jednotlivých vnitřních členů zajišťuje optimální zpracování
223 141
- 3 vstupních signálů, které mohou být zadávány buá z vyššího řídícího systému nebo prostřednictvím mikroprocesorového, resp4é/»*e mikropočítačového systému, kde může blok tvořit jednotku styku s vnějším prostředím.
Na připojeném výkresu je znázorněno příkladné schéma řídicího bloku podle vynálezu.
Řídící blok obsahuje první až pátý paměťový člen 1, 5, 6,
7, £, první a druhý negátor 2, 3, výstupní člen 4, programovací člen 9 a první až čtvrtý logický člen 10, 11, 12, 13. První paměťový člen 1 je svým prvním vstupem 1.1 propojen s prvním vnějším vstupem £.01 a se vstupem 3.1 druhého negátoru 3. Druhý V3tup lx2 prvního paměťového členu 1 je propojen se třetím vstupem 5,.3 druhého paměťového členu 5, dále se třetím vstupem 643 třetího paměťového členu 6, dále se třetím vstupem 7.2 čtvrtého paměťového členu 7 a dále se třetím vstupem X3 pátého paměťového členu 8 a s výstupem 1X2 čtvrtého logického členu 13. Třetí vstup 1.3 prvního paměťového členu 1 je propojen s výstupem XI prvního negátoru 2 a výstup X4 prvního paměťového členu 1 je propojen s prvním vstupem 4.01 výstupního členu 4. První negátor 2 je propojen s druhým vnějším vstupem S^02 a druhý negátor 3 je svým výstupem 3,2 propojen s druhým vstupem 4.02! výstupního členu 4. Třetí vstup X03 výstupního členu 4 je propojen s prvním výstupem X4 druhého paměťového členu 5, jehož druhý výstup X5 je spojen se čtvrtým vstupem X04 výstupního členu 4. Pátý vstup 4.05 výstupního členu 4 je propojen s prvním výstupem £.4 třetího paměťového členu 6. Druhý výstup X5 třetího paměťového členu 6 je propojen se šestým vstupem 4,06 výstupního členu 4, jehož sedmý vstup 4^07 je propojen se třetím vnějším vstupem £.03 a s prvním vstupem 5.1 druhého paměťového členu 5. Druhý vstup 5.2 druhého paměťového členu 5 je propojen se čtvrtým vnějším vstupem S.04 a s osmým vstupem X08 výstupního členu 4. Devátý vstup 4.09 výstupního členu 4 je propojen s pátým vnějším vstupem £.05 a s prvním vstupem Xl třetího paměťového členu 6. Druhý vstup X 2 třetího paměťového členu 6 je spojen se šestým vnějšímjrstupam S.06 a s desátým vstupem
4.10 výstupního členu 4. Jedenáctý vstup 4.11 je propojen s prvním výstupem 7.4 čtvrtého paměťového členu 7 jehož druhý výstup 7.5 je propojen s dvanáctým vstupem 4.12 výstupního členu 4. Třináctý vstup XI3 výstupního členu 4 je propojen s prvním výstupem 8.4 pátéhu paměťového členu 8, jehož druhý výstup £.5
223 141 je propojen se čtrnáctým vstupem 4.14 výstupního členu 4. Patnáctý vstup 4.15 výstupního členu 4 je propojen se sedmým vnějším vstupem S.07 a s prvním vstupem 7,1 čtvrtého paměťového členu 7. Druhý vstup 7.2 čtvrtého paměťového členu 7 je propojen s osmým vnějším vstupem S,.08 a se šestnáctým vstupem 4.16 výstupního členu 4. Sedmnáctý vstup 4.17 výstupního členu 4 je propojen s desátým vnějším vstupem S.09 a s prvním vstupem 8,1 pátého paměťového členu 8. Druhý vstup 8.2 pátého pamětového členu 8 je propojen s desátým vnějším vstupem Sí.10 a s osmnáctým vstupem 4.18 výstupního členu 4, který je opatřen patnáctým vnějším vstupem S.15, dále prvním až třetím vnějším výstupem S2..1 až S2.3, dále pak prvním až k-tým vnějším výstupem S2. Al až S2^Ak pro výstupní adresaci prvního stupně. Výstupní člen 4 je rovněž opatřén prvním až k-tým vnějším výstupem S2.B1 až S2^Bk pro vstupní adresaci prvního stupně, dále prvním až k-tým vnějším výstupem S2,C1 až S2^Cjt pro výstupní adresaci druhého stupně a prvním až k-tým vnějším výstupem S2.D1 až SPjLk pro vstupní adresaci druhého stupně. Programovací člen 9 je opatřen prvním až m-týra vnějším adresovacím vstupem S1.A1 až Sl^Am a prvním až m-týra vnějším negovaným adresovacím vstupem S1.B1 až S1,3a. První až m-tý výstup 9,.1 až 9rfm programovacího členu 9 je propojen s prvním až m-tým vstupem 10.1 až lO^m prvního logického členu 10. Výstup 10.V prvního logického členu 10 je propojen s prvním vstupem 12.1 třetího logického členu 12 a s prvním vstupem 1121 druhého logického členu 11. Druhý vstup 1122 druhého logického členu 11 je propojen s druhým vstupem 12^2 třetího logického členu 1,2 a s dvanáctým vnějším vstupem S,12. Druhý logický člen 11 je opatřen třináctým vnějším vstupem S.13 a pátým vnějším výstupem S2.5. Třetí logický Člen 12 Je opatřen jedenáctým vnějším vstupem S.11 a svým výstupem 12,.3 je propojen se čtvrtým vnějším výstupem S2.4 a dále se vstupem 13^1 čtvrtého logického Členu 13, který je opatřen čtrnáctým vnějším vstupem S414.
První námětový člen 1 řídícího bloku dle vynálezu obsahuje bistabilní klopný obvod typu D. První a druhý negátor 2, 2 ®cbou být realizovány běžnými jednovstupovými hradly. Výstupní člen 4 obsahuje zesilovací a přizpůsobovací prvky pro jednotlivé vstup ní signály. Druhý až pátý paměťový člen 5 až 8 může být realizován dvojčinnými klopnými obvody typu D. Programovací člen 5 může obsahovat mechanické programovací přepínací prvky. První až
223 141
- 5 čtvrtý logický člen lp až 13 obsahuje běžná jedno až třívstupová hradla.
Klopný obvod prvního pamětového členu 1 je překlápěn pomocí signálu na druhém vstupu 1.2 paměťového členu 1. Prvním vstupem 1.1 prvního pamětového členu 1 je přiváděn z prvního vnějšího vstupu S.01 příslušný paměiový signál. Tento signál se náběžnou hranou hodinového impulsu na druhém vstupu 1.2 prvního pamětového členu 1 zapamatuje a trvá v negovaném tvaru na výstupu 1.4 prvního pamětového členu 1 až do nové aktualizace vstupního signálu z prvního vnějšího, vstupu S.01. Pomocí třetího vstupu liř3 je prováděno počáteční nastavení klopného obvodu prvního pamětového členu 1. První negátor 2 zajišluje negaci signálu z druhého vnějšího vstupu S.02. kterým je prováděno počáteční nastavení prvního pamětového členu 1. Druhým negátorem 3 je prováděna obdobná funkce se signálem na prvním .vně jším vstupu S.01. který je po provedení takovéto úpravy přiváděn na druhý vstup 422 výstupního členu 4. Druhý až pátý paměiový člen 5 až 8 je realizován dvojčinnými klopnými obvody typu D. omočí vždy třetího vstupu 5.3. 6.3. 7.p. 8.3 těchto obvodů, kterým je přiváděn zápisový impuls z výstupu 13.2 čtvrtého logického členu ÁJ» jsou zapamatovány v těchto klopných obvodech logické stavy z třetího až desátého vnějšího vstupu S.03 až S.10. Tyto pamětované logické stavy jsou dále přivedeny na třetí až šestý vstup 4,.0^ až 4.06 výstupního členu 4 a na jedenáctý až čtrnáctý vstup 4.11 až 4.14 výstupního členu 4. Signály ze třetího až desátého vnějšího vstupu S.03 až S.10 jsou také přivedeny přímo na sedmý až desátý vstup 4.07 až 4.10 výstupního členu 4 a na patnáctý až osmnáctý vstup 4.15 až 4.18 výstupního členu 4. Výstupní člen 4 dále obsahuje první až k-tý vnější výstup S2.A1 až S2.Ak pro výstupní adresaci prvního stupně, dále první až k-tý vnější výstup S2.B1 až S2.Bk pro vstupní adresaci prvního stupně, dále první až k-tý vnější výstup S2.C1 až S2.Ck pro výstupní adresaci druhého stupně a první až k-tý vnější výstup S2.Dl až S2.Dk pro vstupní adresaci druhého stupně. Výstupní člen 4 dále obsahuje první a druhý vnější výstup S2.1. S2.2. kterými jsou vysílány uvolňovací signály na návazné zařízení. Patnáctým vnějším vstupem S.15 je přiváděn stavový signál do výstupního bloku 4, který je po následném zpracování vysílán třetím vnějším výstupem S2.3 do nadřazeného komunikačního řídícího systému.
Programovací člen 9 a první až čtvrtý logický člen jLp až
223 1«
- 6 13 slouží k logickému zpracování prvního až m-tého vnějšího adresovacího vstupu S1.A1 až Sl. Am. prvního až m-tého vnějšího negovacího adresovacího vstupu Sl^Bl až Sl.Bff a jedenáctého až čtrnáctého vnějšího vstupu S.ll až S.14. Pátým vnějším výstupem S2Z5 je vysílán signál, který představuje logický součin signálu z výstupu 10. V prvního logického členu 10 a dvanáctého a třináctého vnějšího vstupu S.12. S.13.
Programovací člen 9 je nastavován na adresu celého řídicího bloku. V případě, že na vnějších adresovacíoh vstupech S1.A1 až a až Sl.Bw jsou signály v takové kombinací, že na všech výstupech 9.1 až 9^· programovacího členu 9 je signál na úrovni log 1, je tento stav vyhodnocen jako log 1 na výstupu 10.V prvního logického členu 10. Pokud budou signály současně rovněž na jedenáctém a dvanáctém vnějším vstupu S.ll a S.ljd, bude aktivovái$>řes třetí logický Sien 12 čtvrtý vnější výstup Sg»4 a rovněž vstup 13.1 čtvrtého logického členu 13. Když bude přiveden také uvolňovací sigpyál na čtrnáctý vnější vstup S.14. objeví se na výstpu 13.2 čtvrtého logického členu 1? signál o úrovni log 1, kterým je zaveden jako záznamový signál do prvního až pátého paměťového členu 1, 5, 6, 7, 8. '
Řídící blok podle vynálezu je možno využit v obecných logických vyhledávacích soustavách a v jednotkách propojení počítačů nebo programově řízených systémů s vnějším prostředím. Vynález je možné rovněž využít k.testování logických struktur a to jednak při testování správnosti jejich funkce, ale také ke zpětnému záznamu stavu propojení jednotlivých prvků systémů po následném odmodelování jeho funkce.

Claims (1)

  1. PŘEDMĚT VYNALEZU
    Řídící blok pro vyhodnocení prvků logické struktury automatik, sestávající z pěti pamělových členů, dvou negátorů, výstupního členu, programovacího členu a čtyř logických členů, vyznačený tím, že první pamětový člen (l) je svým prvním vetupem (l.l) propojen s prvním vnějším vstupem (S.01) a se vstupem (3.1) druhého negátorů (3), přičemž druhý vstup (1.2) prvního pamětového členu (l) je propojen se třetím vstupem (5.3) druhého pamětového členu (5), dále se třetím vstupem (.6.3) třetího pamětového členu (6), dále se třetím vstupem (7.3) čtvrtého pamětového členu (7) a dále se třetím vstupem (8.3) pátého pamětového členu (8) a s výstupem (13.2) čtvrtého logického členu (13), přičemž třetí vstup (1.3) prvního pamětového členu (1) je propojen s výstupem (2.1) prvního negátorů (2) a výstup (1.4) prvního pamětového členu (1) je propojen s prvním vstupem (4.01) výstupního členu (4), přičemž dále první negátor (2) je propojen s druhým vnějším vstupem (S.02) a druhý negátor (3)
    Je svým výstupem (3.2) propojen s druhým vstupem (4.02) výstupního členu (4), jehož třetí vstup (4.03) Je propojen β prvním výstupem (5.4) druhého pamětového členu (5), jeho^ž druhý výstup (5.5) je spojen se čtvrtým vstupem (4.04) výstupního členu (4), jehož pátý vstup (4.05) Je propojen s prvním výstupem (6.4) třetího pamětového členu (6), jehož druhý výstup (6.5) Je propojen se šestým vstupem (4.06) výstupního členu (4), jehož sedmý vstup (4.07) je propojen se třetím vnějším vstupem (S.03) a s prvním vstupem (51) druhého pamětového členu (5), jehož druhý vstup (5.2) je propojen se čtvrtým vnějším vstupem (S.04) a s osmým vstupem (4.08) výstupního členu (4), jehož devátý vstup (4.09) je propojen s pátým vnějším vstupem (S.05) a s prvním vstupem (6.1) třetího pamětového členu (6), jehož druhý vstup (6.2) je spojen se šestým vnějším vstupem (S.06) a s desátým vstupem (4.10) výstupního členu (4), jehož jedenáctý vstup (4.1l) je propojen s prvním výstupem (7.4) Čtvrtého pamětového členu (7), jehož druhý výstup (7.5) je propojen s dvanáctým vstupem (4.12) výstupního členu (4), jehož třináctý vstup (4.13) je propojen s prvním výstupem (8.4) pátého pamětového členu (8), Jehož druhý výstup (8.5) je propojen se čtrnáctým vstupem (4-»14) výstupního členu (4), jehož patnáctý vstup (4.15) je propojen se sedmým vnějším vstupem (S.07) a s prvním vstupem (7.1) čtvrtého pamětového členu (7), jehož druhý vstup (7.2) je propojen
    223 141
    - 8 s osmým vnějším vstupem (S.08) a se šestnáctým vstupem (4.16) výstupního členu (4), jehož sedmnáctý vstup (4.17) je propojen s devátým vnějším vstupem (S.09) a s prvním vstupem (8.1) pátého paměťového členu (8), jehož druhý vstup (8.2) je propojen s desátým vnějším vstupem (S.10) a s osmnáctým vstupem (4.18) výstupního členu (4), který je opatřen patnáctým vnějším vstupem (S.15), dále prvním až třetím vnějším výstupem (S2.1)až S2.3), dále prvním až k-tým vnějším výstupem (S2.A1 až S2.Ak) pro výstupní adresaci prvního stupwně, dále prvním až k-tým vnějším výstupem (S2.B1 až S2.Bk) pro vstupní adresaci prvního stupně, dále prvním až k-tým vnějším výstupem (S2.C1 až S2.Ck) pro výstupní adresaci druhého stupně a prvním až k-tým vnějším výstupem (S2.D1 až S2.Dk) pro vstupní adresaci druhého stupně, přičemž programovací člen (9) je opatřen prvním až m-tým vnějším adresovacím vstupem (S1.A1 až Sl.Am) a prvním až m-tým vnějším negovaným adresovacím vstupem (S1.B1 až Sl.Bm) a první až m-tý výstup (9.1 až 9.m) programovacího členu (9) je propojen s prvním až m-tým vstupem (10.1 až 10.m) prvního logického členu (10), jehož výstup (10.V) je propojen s prvním vstupem (12.1) třetího logického členu (12) a s prvním vstupem (ll.l) druhého logického členu (11), jehož druhý vstup (11.2) je propojen s druhým vstupem (12.2) třetího logického členu (12) a s dvanáctým vnějším vstupem (S.12), přičemž druhý logický člen (11) je opatřen třináctým vnějším vstupem (S.13) a pátým vnějším výstupem (S2.5), přičemž dále třetí logický člen (12) je opatřen jedenáctým vnějším vstupem (S.ll) a svým výstupem (12.3) je propojen se Čtvrtým vnějším výstupem (S2.4) a dále se vstupem (13.1) čtvrtého logického členu (13), který je opatřen čtrnáctým vnějším vstupem
CS231182A 1982-04-01 1982-04-01 Řídící blok pro vyhodnocení prvků logické struktury automatik CS223141B1 (cs)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CS231182A CS223141B1 (cs) 1982-04-01 1982-04-01 Řídící blok pro vyhodnocení prvků logické struktury automatik

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CS231182A CS223141B1 (cs) 1982-04-01 1982-04-01 Řídící blok pro vyhodnocení prvků logické struktury automatik

Publications (1)

Publication Number Publication Date
CS223141B1 true CS223141B1 (cs) 1983-09-15

Family

ID=5359872

Family Applications (1)

Application Number Title Priority Date Filing Date
CS231182A CS223141B1 (cs) 1982-04-01 1982-04-01 Řídící blok pro vyhodnocení prvků logické struktury automatik

Country Status (1)

Country Link
CS (1) CS223141B1 (cs)

Similar Documents

Publication Publication Date Title
US5438672A (en) Microcontroller emulator for plural device architecture configured by mode control data and operated under control code transmitted via same switching bus
EP0356538B1 (en) Arrangement in data processing system for system initialization and reset
US5329179A (en) Arrangement for parallel programming of in-system programmable IC logical devices
US5657455A (en) Status indicator for a host adapter
US5579531A (en) System for selecting path among plurality of paths using plurality of multiplexers coupled to common bus to transfer data between peripheral devices and external device
KR910014953A (ko) 용장성 직렬 메모리
KR920005233B1 (ko) 데이타 처리 시스템의 시험 및 보수 방법과 장치
US5327018A (en) Interface circuit for chip cards
US6873928B2 (en) Routing with signal modifiers in a measurement system
CA2092126A1 (en) Asic-prototyper
NL8620022A (nl) Opslaginrichting.
US6580288B1 (en) Multi-property microprocessor with no additional logic overhead to shared pins
KR910008920B1 (ko) 다중-모우드 카운터 회로망 및 이 회로망의 동작 검사 방법
CS223141B1 (cs) Řídící blok pro vyhodnocení prvků logické struktury automatik
US6157185A (en) Miltiple bus switching and testing system
EP0633529B1 (en) Emulation system for microcomputer
DE3686073T2 (de) Logischer schaltkreis.
EP0637881B1 (en) Programmable error-checking matrix for digital communication system
US4766593A (en) Monolithically integrated testable registers that cannot be directly addressed
US5175832A (en) Modular memory employing varying number of imput shift register stages
JPH02100185A (ja) 情報処理システムの中央処理ユニット
US5678030A (en) Modification of timing in an emulator circuit and method
US7043417B1 (en) High speed software driven emulator comprised of a plurality of emulation processors with improved multiplexed data memory
RU2039374C1 (ru) Программируемое устройство сопряжения с повышенной нагрузочной способностью
US5790894A (en) Data processing with improved register bit structure