CS222798B1

CS222798B1 - Connection of logic block for control of evaluation circuits of logic structure elements of automaton

Info

Publication number: CS222798B1
Application number: CS231382A
Authority: CS
Inventors: Jiri Brejska; Oldrich Habada; Jan Bugar; Jan Hruza
Original assignee: Jiri Brejska; Oldrich Habada; Jan Bugar; Jan Hruza
Priority date: 1982-04-01
Filing date: 1982-04-01
Publication date: 1983-07-29

Abstract

Vynález řeší zapojení logického bloku pro řízení vyhodnocovacích obvodů prvků logické struktury automatu. Umožňuje jednoduché připojení na závadný řídicí systém a testovanou logickou soustavu. Pro své plné využití k řídící a vyhodnocovací funkci předpokládá zapojení podle vynálezu další návazné zařízení. Zapojení logického bloku zahrnuje dva vstupní členy, dva demul - tiplexní členy, součtový člen, paměťový člen, logický člen a programovací člen.Je navrženo tak, aby mohlo být využito obecně v nejrůznějších stavebnicově skládaných řídících strukturách.Je určeno zejména pro využití v testovacích systémech nebo v periferních jednotkách počítačových řídicích systémů.The invention solves the connection of a logic block for controlling the evaluation circuits of the elements of the logic structure of the automaton. It allows for simple connection to a faulty control system and the tested logic system. For its full use for the control and evaluation function, the connection according to the invention assumes the presence of another connected device. The connection of the logic block includes two input elements, two demultiplexing elements, a summation element, a memory element, a logic element and a programming element. It is designed so that it can be used generally in various modular control structures. It is intended in particular for use in test systems or in peripheral units of computer control systems.

Description

Vynálezu j· zapojení logického bloku pro řízení vyhodnocovacích obvodů prvků logické struktury automatik, které zahrnuje dva vstupní členy, dva demultiplexní členy, součtový člen, pamělový člen, logický člen a programovací člen*Invention is the involvement of a logic block for controlling the evaluation circuits of the logic structure elements of the automatics, which comprises two input members, two demultiplexers, a sum member, a memory member, a logic member and a programming member.

Podobné bloky jsou v současné době řešeny bud programově pomocí programovatelných řídicích prostředků nebo obdobným zapojením, které je řešeno s ohledem na danou strukturu řídicího systému, ale neumožňuje jeho obecnější využití. V případě programovatelných prostředků je řešení výhodné pouze pro menší logické struktury, při testování větších binárních logických systémů se již takové zařízení značně komplikuje, zejména v části spojení systému s vnějším prostředím.Similar blocks are currently solved either programmatically using programmable control means or similar wiring, which is solved with respect to the given structure of the control system, but does not allow its more general use. In the case of programmable devices, the solution is advantageous only for smaller logical structures, when testing larger binary logic systems such a device is already complicated, especially in the part of the connection of the system with the external environment.

Uvedené nedostatky dc značné míry odstraňuje zapojení logic kého bloku dle vynálezu. Jeho podstata spočívá v tom, že první vstupní člen Je prvním až k-tým výstupním adresovacím výstupem prvního stupně propojen s prvním až k-tým vstupem prvního demultiplexního členu. První vstupní člen je opatřen prvním a druhým vnějším vstupem, prvním až k-tým vnějším vstupem pro výstupní adresaci prvního stupně, prvním až k-tým vnějším vstupem pro vstupní adresaci prvního stupně, dále vnějším vstupem, prvním až k-tým vnějším vstupem pro výstupní adresaci druhého stupně a prvním až k-tým vnějším vstupem pro vstupní adresaci druhého stupně. První demultiplexní člen je opatřen prvním až x-tým výstupním adresovacím vnějším výstupem. Podmiňovací vstup prvního demultiplexního členu je propojen s prvním výstupem prvního vstupního členu. První až k-tý vstupní adresovací výstup prvního stupně prvního vstupního členu je propojen s prvním až k-tým vstupem druhého demultiplexního členu. Druhý demultiplexní ělen je opatřen prvním až k-tým vstupním adresovacím vnějším výstupem Vstup druhého demultiplexního členu jé propojen s druhým výstupem prvního vstupního Členu. První až k-tý výstupní adresovacíThese drawbacks are largely eliminated by the wiring of the logic block according to the invention. The first input member is connected to the first to k-th output of the first demultiplexer by the first to k-th output addressing output of the first stage. The first input member is provided with a first and a second external input, a first to k-th external input for output addressing of the first stage, a first to k-th external input for input addressing of the first stage, an external input, a first to k-th external input for output second stage addressing and first to kth external input for second stage input addressing. The first demultiplexer is provided with a first to x th output addressing external output. The conditional input of the first demultiplexer is coupled to the first output of the first input member. The first to k-th input addressing output of the first stage of the first input member is coupled to the first to k-th input of the second demultiplexer member. The second demultiplexer is provided with a first to kth input addressing external output. The input of the second demultiplexer is coupled to the second output of the first input member. First to kth output addressing

222 798 výstup druhého stupně je propojen s prvním až k-tým výstupním adresovacím vstupem programovacího členu. První až k-tý vstupní adresovací vstup programovacího členu je propojen s prvním až k-tým vstupním adresovacím výstupem druhého stupně prvního vstupního členu. Programovací člen je opatřen prvním až k-tým vnějším výstupem pro výstupní adresaci druhého stupně a prvním až k-tým vnějžím výstupem pro vstupní adresaci druhého stupně.The second stage output 222 798 is coupled to the first to k-th output addressing input of the programming member. The first to k-th input addressing input of the programming member is coupled to the first to k-th input addressing output of the second stage of the first input member. The programming member is provided with a first to k-th external output for output addressing of the second stage and a first to k-th external output for input addressing of the second stage.

Vstup prvního vstupního členu je propojen s výstupem logického členu. Druhý vstup logického členu je propojen se čtvrtým vnějším vstupem a jeho první vstup je propojen s výstupem paměťového členu. Paměťový člen je opatřen třetím vnějším vstupem. Vstup paměťového členu je propojen s výstupem součtového členu. První až x-tý vstup součtového členu je propojen s prvním až x-tým výstupem druhého vstupního Členu. Druhý vstupní člen je opatřen prvním až x-tým stavovým vnějším vstupem.The input of the first input member is connected to the output of the logic member. The second input of the logic member is coupled to the fourth external input and its first input is coupled to the output of the memory member. The memory member is provided with a third external input. The input of the memory member is connected to the output of the summation member. The first to xth input of the summation member is coupled to the first to xth output of the second input member. The second input member is provided with a first to x-th state external input.

Zapojení dle vynálezu umožňuje jednoduché připojení na návazný řídící systém a testovanou logickou soustavu. Zapojení a struktura jeho prvků umožňují blokovou výstavbu vyhodnocovacích zařízení s obecným využitím v binární řídící technice.The circuit according to the invention allows a simple connection to the downstream control system and the logic system under test. The connection and structure of its elements allow block construction of evaluation devices with general use in binary control technology.

Na připojeném výkrese je znázorněno příkladné schéma zapojení logického bloku podle vynálezu.The accompanying drawing shows an exemplary circuit diagram of a logic block according to the invention.

Zapojení logického bloku zahrnuje první a druhý vstupní člen 1, 4, první a druhý demultiplexní člen 2, 3, součtový člen 5, paměťový člen 6, logický Člen 7 a programovací člen 8. První vnější člen 1, který je opatřen prvním a druhým vnějším vstupem J.l. J^2, prvním až k-tým vnějším vstupem Jl^Al až Jl.Ak pro výstupní adresaci prvního stupně, prvním až k-tým vnějším vstupem J1.B1 až Jl.Bk pro vstupní adresaci prvního stupně, dále vnějším výstupem J^S, prvním až k-tým vnějším vstupem Jl^Cl až Jl.Ck pro výstupní adresaci druhého stupně a prvním až k-tým vnějším vstupem J1.D1 až J1. Dk pro vstupní adresaci druhého stupně, je prvním až k-tým výstupním adresovacím výstupem l^Al až lj»Ak prvního stupně propojen s prvním až k-tým vstupem 2..A1 ažThe logic block engagement includes first and second input members 1, 4, first and second demultiplexers 2, 3, sum member 5, memory member 6, logic member 7, and programming member 8. The first outer member 1 is provided with first and second outer members. input Jl J ^ 2, first to k-th external input J1 ^ A1 to Jl.Ak for output addressing of the first stage, first to k-th external input J1.B1 to J1.Bk for input addressing of the first stage, then external output of J ^ S , through the first to k-th external inputs J1, C1 to J1.Ck for the output addressing of the second stage, and the first to k-th external inputs J1.D1 to J1. Dk for input addressing of the second stage, the first to k-th output addressing output 1? A1 to 1j? If the first stage is connected to the first to k-th input 2..A1 to

2.Ak prvního demultiplexního členu 2. První demultiplexní člen 2, je opatřen prvním až x-tým výstupním adresovacím vnějším výstupem J2.C1 až J2.Cx a jeho podraiňovací vstup 2.1 je propojen s prvním výstupem 1,1 prvního vstupního členu 1. První až k-tý vstupní adresovací výstup 1.B1 až l₂Bk prvního stupně prvního vstupního členu 1 je propojen s prvním až k-tým vstupem 3..B1 až 3_.Sk druhého demultiplexního členu 3. Druhý demultiplexní2.If the first demultiplexer 2. The first demultiplexer 2 is provided with a first to x-th output addressing external output J2.C1 to J2.Cx and its downstream input 2.1 is coupled to the first output 1.1 of the first input member 1. The first up to the kth input addressing output 1.B1 to 1 ₂ Bk of the first stage of the first input member 1 is coupled to the first to kth input 3..B1 to 3.Sk of the second demultiplexer 3. The second demultiplexer

222 798 člen 3 je opatřen prvním až x-tým vstupním adresovacím vnějším výstupem J2.D1 až J2.Dx a jeho vstup 3.1 je propojen s druhým výstupem 1.2 prvního vstupního členu 1. První až k-tý výstupní adresovací výstup 1.C1 až l.Ck druhého stupně je propojen s prvním až k-tým výstupním adresovacím vstupem 8.Cl až 8.Ck programovacího členu 8. První až k-tý vstupní adresovací vstup 8jDl až 8.Dk programovacího členu 8 je propojen s prvním až k-tým vstupním adresovacím výstupem 1.D1 až l.Dk druhého stupně prvního vstupního členu 1. Programovací člen 8 je opatřen prvním až k-tým vnějším výstupem J2.A1 až J2.Ak pro výstupní adresaci druhého stupně a prvním až k-tým vnějším výstupem J2.B1 až J2«Bk pro vstupní adresaci druhého stupně. Vstup 1.3 prvního vstupního členu 1 je propojen s výstupem J.3 logického členu 7. Druhý vstup 7.2 logického členu 7 je propojen se čtvrtým vnějším vstupem JjA a jeho první vstup 7.1 je spojen s výstupem 6^.2 paměťového členu 6. Paměťový člen 6 je opatřen třetím vnějším vstupem J.3 a jeho vstup 6.1 je propojen s výstupem 5.V součtového členu 5. První až x-tý vstup 5.1 až 5_.x součtového členu 5 je propojen s prvním až x-tým výstupem 4,.1 až 4.x druhého vstupního členu 4, který je opatřen prvním až x-tým stavovým vnějším vstupem J .W1 až J.Wx.222 798 member 3 is provided with a first to x th input addressing external output J2.D1 to J2.Dx and its input 3.1 is coupled to a second output 1.2 of the first input member 1. The first to k th output addressing output 1.C1 to 1 The second stage is coupled to the first to k-th output addressing inputs 8.C1 to 8.Ck of the programming member 8. The first to kth input addressing inputs 81d1 to 8.Dk of the programming member 8 is coupled to the first to k-th. input address output 1.D1 to 1.Dk of the second stage of the first input member 1. The programming member 8 is provided with a first to k-th external output J2.A1 to J2.Ak for output addressing of the second stage and a first to k-th external output J2 .B1 to J2 «Bk for second stage input addressing. The input 1.3 of the first input member 1 is coupled to the output J.3 of the logic element 7. The second input 7.2 of the logic member 7 is coupled to the fourth external input JjA and its first input 7.1 is coupled to the output 6,2 of the memory member 6. it is provided with a third external input 13 and its input 6.1 is connected to the output 5.V of the summation member 5. The first to x-th inputs 5.1 to 5.x of the summation member 5 are connected to the first to x-th output 4, .1 to 4.x of the second input member 4, which is provided with a first to x-th state external input J.W1 to J.Wx.

První vstupní ělen 1 logického bloku podle vynálezu obsahuje oddělovací a zesilovací obvody pro každý vstupní signál.The first logic block input member 1 of the present invention comprises isolation and amplification circuits for each input signal.

Je opatřen prvním vnějším vstupem Jjl. jímž je přiváděn první uvolňovací signál, druhým vnějším vstupem J.2« kterým je přiváděn druhý uvolňovací signál a vnějším výstupem £.5, kterým je vysílán stavový signál. První demultiplexní člen 2 obsahuje logický obvod, který zajišťuje výběr jednoho z výstupů ze skupiny prvního až x-tého výstupního adresovacího výstupu J2.C1 až J2_.Cx na základě kombinace signálů v BCD kódu, přivedených na první až k-tý vstup 2.A1 až 2.Ak. Druhý demultiplexní člen 3 obsahuje první až x-tý vstupní adresovací vnější výstup J2.Dl až <J2.Dx, který je vybírán z kombinace vstupních signálů na prvním až k-tém vstupu 3.B1 až 3.Bk. Druhý vstupní člen 4 obsahuje zesilovací a přizpůsobovací obvody pro každý signál přiváděný prvním až x-tým stavovým vnějším vstupem J»W1 až J.ffx. Součtový člen 5 provádí logický součet všech signálů přiváděných na jeho vstupy 3.1 až 5^x a výstupem 5,.V je dále propojen s paměťovým členemIt is provided with a first external inlet 11 '. through which a first enable signal is supplied, a second external input 12, which supplies a second enable signal, and an external output 65, which transmits a status signal. The first demultiplexer 2 comprises a logic circuit that selects one of the outputs from the group of the first to x-th output addressing outputs J2.C1 to J2_.Cx based on a combination of signals in the BCD code applied to the first to k-th input 2.A1 to 2.Ak. The second demultiplexer 3 comprises a first to x-th input addressing external output J2.D1 to <J2.Dx, which is selected from a combination of input signals at the first to k-th inputs 3.B1 to 3.Bk. The second input member 4 comprises amplification and matching circuits for each signal supplied by the first to x-th state external inputs J1, W1 to Jffx. The summation member 5 performs a logical sum of all signals applied to its inputs 3.1 to 5x and the output 5V is further coupled to the memory member

6. Paměťový člen 6 obsahuje bistabilní klopný obvod typu D, který je překlápěn třetím vnějším vstupem J.3. Tímto vstupem je6. The memory member 6 comprises a bistable flip-flop type D which is flipped over by a third external input J.3. This input is

222 79S přiváděn zápisový hodinový impuls, s jehož náběžnou hranou se klopný obvod překlápí a až do příchodu hového impulsu zachovává pamatovaný stav ze svého vstupu 6_.l. Pamatovaný stav z výstupu 6^2 je pak přiváděn k dalšímu zpracování. Logický člen 7 obsahuje běžné dvouvstupové hradlo typu NAND a dále čtvrtý vnější vstup kterým je podmíněn postup zpracování pamatovaného stavu z parnětového členu 6. Programovací člen 8 obsahuje první až k-tý vnější výstup «J2_.A1 až J2. Ak pro výstupní adresaci' druhého stupně a první až k-tý vnější výstup J2.B1 až J 2.Bk pro vstupní adresaci druhého stupně. Programovací člen 8 dále obsahuje připojovací a zesilovací prvky pro svůj první až k-tý výstupní adresovací vstup 8^Cl až 8.Ck 'a první až k-tý vstupní adresovací vstup 8. Dl až 8.Dk.222 79S, a write clock pulse is fed, with the leading edge of which the flip-flop flips and keeps a memorized state from its input 61 until the clock pulse arrives. The memorized state from output 6 ^ 2 is then fed to further processing. The logic element 7 comprises a conventional two-input gate of the NAND type and a fourth external input which determines the process of processing the memorized state from the parity member 6. The programming element 8 comprises a first to k-th external output. If for the second stage output addressing and the first to k-th external output J2.B1 to J2Bk for the second stage input addressing. The programming member 8 further comprises connecting and amplifying elements for its first to k-th output addressing input 8, C1 to 8.Ck 'and the first to k-th input addressing input 8. D1 to 8.Dk.

Kombinace signálů, která je přiváděna prvním až k-tým vnějším vstupem Jl.AI až Jl.Ak pro výstupní adresaci prvního stupně, je přes první vstupní člen 1 přivedena na první ež k-tý vstup 2.. AI až 2_.Ak prvního demultiplexního členu 2. Jé-li na podminovacím vstupu 2.1 prvního demultiplexního členu 2 přítomen signál, provede demultiplexní člen 2 naaktivování jednoho ze svých výstupních adresovacích vnějších výstupů J2..C1 až J2j.Cx. Neaktivovaný výstup může být vnějším zařízením vyhodnocen a jeho odezva přivedena na jeden z vnějších stavových vstupů J1..W1 až Jl^Wk Adresace pro čtení příslušného vstupu se provádí prostřednictvím druhého demultiplexního členu 3 a jeho prvního až x-tého vstupníhoadresovacího vnějšího výstupu J2_.pi až J2.Dx. Stav sledovaného místa logické struktury je vyhodnocován v paměíovém členu 6 a logickém členu J, odkud je signál přes první vstupní člen 1 přiváděn na vnější výstup J,5. Detailní adresace požadovaného místa propojení logické struktury a tc jak pro vstupní, tak pro výstupní adresaci, je prováděna pomocí programovacího členu 8, zejména jeho prvním až k-tým vnějším výstupem J_2.A1 až JAk pro výstupní adresaci druhého stupně a prvním až k-tým vnějším výstupem J2.B1 až J2_.Dk pro vstupní adresaci druhého stupně.The signal combination, which is fed by the first to k-th external inputs J1A1 to J1Ak for the output addressing of the first stage, is fed via the first input member 1 to the first-to-kth input 2, A1 to 2, if the first demultiplex If a signal is present at the mine input 2.1 of the first demultiplexer 2, the demultiplexer 2 activates one of its output addressing external outputs J2..C1 to J2j.Cx. The inactivated output can be evaluated by the external device and its response applied to one of the external status inputs J1..W1 to J1. Wk. to J2.Dx. The state of the monitored location of the logic structure is evaluated in the memory member 6 and the logic member J, from where the signal via the first input member 1 is applied to the external output J, 5. Detailed addressing of the desired logic structure and tc interconnection point for both input and output addressing is performed by the programming member 8, in particular by its first to k-th external output 122 to JAk for output addressing of the second stage and the first to k-th external output J2.B1 to J2_.Dk for the second stage input addressing.

Zapojení logického bloku podle vynálezu předpokládá pro své plné využití k řídící a vyhodnocovací funkci další návazné zařízení. Je však navrženo tak, aby mohlo být využito obecně v nejrůznějších stavebnicově skládaných řídících strukturách. Je určeno zejména pro využití v testovacích systémech nebo v periferních jednotkách počítačových řídících systémů.The wiring of a logic block according to the invention requires a further downstream device for its full use for the control and evaluation function. However, it is designed to be used in a wide variety of modular control structures in general. It is intended especially for use in testing systems or in peripheral units of computer control systems.

Claims

Connection of a logic block for controlling the evaluation circuits of the logic structure elements of an automat, consisting of two input members, two demultiplexers, a sum member, a memory member, a logic member and a programming member, characterized in that the first input member C1) is provided with first and second external input (J1, J.2), first to k-th external in blunt (J1.A1 to Jl.Ak) for first stage output addressing, first-to-th external input (J1.B1 to Jl.Bk) for a first stage input address, an external output (J.5), a first to k-th external input (JI.C1 to Jl.Ck) for the output address of the second stage, and a first to k-th external input (JI.D1 to J1). Dk) for the second stage input addressing, the first stage k-th output addressing output (1.A1 to 1.Ak) of the first stage is coupled to the first to k-input (2.A1 to 2.Ak) of the first demultiplexer member 2, who is abbot by the first to x-th output addressing external output (J2.C1 to J2.Cx) and whose conditional input (2.1) is coupled to the first output (11) of the first input member (1), whose first to k-th input addressing output (1.B1 to 1.Bk) of the first stage is connected by the β first to k-th input (3.B1 to 3.Bk) of the second demultiplexer (3), which is provided with the first to x-th input addressing external output (J2) .D1 to J2.Dx) and whose input (3.1) is coupled to the second output (1.2) of the first input member (1), whose first to k-th output addressing output (1.C1 to 1.Kk) of the second stage is connected with the first to k-th output addressing input (8.Cl to 8.Ck) of the programming member (8), the first to k-th input addressing input (8.D1 to 8.Dk) being coupled to the first to k- the second input address output (1.D1 to l.Dk) of the second stage of the first input member (1), wherein the programming member (8) is it comprises a first to k-th external output (J2.A1 to J2.Ak) for the second stage output addressing and a first to k-th external output (J2.B1 to J2.Bk) for the second stage input addressing, further comprising an input (1.3 ) of the first input member (1) is connected to the output (7.3) of the logic member (7), whose second input (7.2) is connected to the fourth external input (J.4) and the first input (7il) is connected to the output (6.2) a memory member (6) having a third external input (J.3) and whose input (6.1) is connected to the output (5.V) of the summation member (9), the first

222 798 ^u to x-th input (5.3. To 5.x) is connected to the first to x-th output pem (4.1 to 4.x) of the second input member (4), which is provided with the first to x-th state external input (J.W1 to J.Wx).

1 scream *