CS245659B1 - Zařízení obvodu pro čítání pulsů jednoho dvoufázového signálu - Google Patents

Abstract

Zapojení se týká čítačového modulu mikropočítače a řeší problém chyb při předávání dat mikropočítači a programování i za Chodu celého počítače. Podstata zapojení spočívá v tom, Se svorky pro první fázi i pro druhou fázi dvoufázového signálu jsou připojeny na synchronizační blok, který je sběrnicí propojen na blok programovatelné paměti, jehož výstupy jsou propojeny s vratným čítačem a blokem generátoru hodin. Skupinová svorka je připojena na programovatelnou paměí a svorka požadavku na přenos po sběrnici je připojena na generátor hodin, jehož výstup je spojen s výstupní svorkou potvrzení přenosu. Zapojení je charakterizováno přiloženým vyobrazením.

Description

Vynález se týká zapojení obvodu pro čítání pulsů jednoho dvoufázového signálu sestávajícího ze vstupního synchronizačního bloku, programovatelné paměti s kombinační logikou, vratného čítače s pamětí a generátoru hodin s blokováním.

Toto zapojení zpracovává jeden dvoufázový signál, jehož dvě fáze jsou mezi sebou pootočeny o 90 °C. Takováto signály jsou používány v regulační technice. Zapojení obvodu podle vynálezu zpracovává tento signál a převádí jej od formy snadno zpacovatelné mikropočítačem.

Dosud známá provedeni podobných zapojení neumožňovala spolupráci s mikropočítačem a proto použití těchto zapojení by vedlo k chybám při předávání dat mikropočítači a tím by docházelo 1 k chybám v načítaném počtu pulsů, což by mSlo za následek nesprávnou funkci mikropočítačového řícení. Tato zapojení byla sestavena ze součástek malé hustoty integrace, což mělo za následek relativně velkou spotřebu elektrické energie a meněí spolehlivost.

Kromě toho lato zapojení neumožňovala programování a změny funkcí za chodu zapojení, nebol by to opět vedlo k chybám v řízení.

Uvedené nedostatky odstraňuje zapojení obvodu pro čítání pulsů,jednoho dvoufázového signálu, jehož podstata spočívá v tom, že svorka p”o první fázi dvoufázového signálu je spojena s prvním vstupem vstupního synchronizačního bloku. Svorka pro druhou, fázi dvoufázového signálu je spojena s druhým vstupem vstupního synchronizačního bloku, jeho? hodinový vstup je spojen jednak se synchronizačním výstupem generátoru hodin s blokováním a jednak s hodinovým vstupem vratného čítače s pamětí. Výstupy vstupního synchronizačního bloku jsou spojeny s adresovými vstupy programovatelné paměti s kombinační logikou tak, že první výstup je spojen s prvním adresovým vstupem, druhý výstup je spojen s druhým adresovým vstupem, třetí výstup je spojen s třetím adresovým vstupem a čtvrtý výstup je spojen se čtvrtým adresovým vstupem. Skupinový adresový vstup programovatelné paměti s kombinační logikou je spojen se.skupinovou .svorkou nastavování. První vstup programovatelné paměti s kombinační logikou je spojen s hodinovým výstupem generátoru hodin s blokováním. Jeho první výstup je spojen na druhý vstup programovatelné paměti s kombinační logikou. Druhý výstup generátoru hodin 3 blokováním je spojen s výstupní svorkou potvrzení přenosu. Svorka požadavku na přenos po sběrnici je připojena na vstup generátoru hodin s nulováním, jehož blokovací vstup je připojen na výstup programovatelné paměti s kombinační logikou.

První datový výstjip programovatelné paměti s kombinační logikou je spojen se vstupem pro čítání nahoru vratného čítače s pamětí. Druhý datový výstup programovatelné paměti s kombinační logikou je spojen se vstupem pro čítání dolů vratného čítače s pamětí, jehož skupinový datový výstup je spojen s výstupní skupinovou svorkou dat.

Zapojení obvodu pro čítání pulsů jednoho dvoufázového signálu podle vynálezu odstraňuje veškeré nevýhody dosavadních známých zapojení a umožňuje bezchybnou spolupráci s mikropočítačem. Kromě toho zapojeni umožňuje programování a změny funkce mikropočítačem a to i za chodu celého zapojení.

Praktické provedení předmětu vynálezu je na připojeném obrázku, na kterém je znázorněno propojení vstupního synchronizačního bloku s programovatelnou pamětí s kombinační logikou, vratným čítačem s pamětí s generátorem hodin s blokováním.

Vstupní svorka J. první fáze signálu je spojena s prvním vstupem 10 a vstupní svorka 2 druhé fáze signálu je spojena á druhým vstupem 11 vstupního synchronizačního bloku A, jehož hodinový vstup 12 je připojen na synchronizačni výstup 21 generátoru D hodin s nulováním.

Synchronizační výstup 21 generátoru D hodin s blokováním je rovněž spojen s hodinovým vstupem 34 vratného čítače C s pamětí. Čtyři výstupy 13c 14. 15 a 16 vstupního synchroni3 začního bloku A jsou propojeny se čtyřmi datovými vstupy 22. 23. 24 a 25 programovatelné paměti B s kombinační logikou. Skupinová svorka £ pro nastavování ja propojena se skupinovým datovým vstupem 26 programovatelné paměti B s kombinační logikou. Svorka £ požadavku na přenos po sběrnici je připojena na vatup 17 generátoru 2 hodin s nulováním. První vstup 27 programovatelné paměti B 3 kombinační logikou je spojen s hodinovým výstupem 19 generátoru D hodin s blokováním a druhý vstup 2ft programovatelné paměti g a· kombinační logikou je spojen s prvním výstupem 20 generátoru 2 hodin s blokováním. První datový výstup 29 programovatelné paměti 2 s kombinační logikou je připojen na vstup 32 pro čítání nahoru vratného čítače £ s pamětí. Druhý datový výstup 30 programovatelné paměti g s kombinační logikou je připojen na vatup 33 pro čítáni prvků vratného čítače £ s pamětí. Výstup 31 programovatelné paměti B s kombinační logikou je připojen na blokovací vatup 18 generátoru 2 hodin s nulováním. Druhý výstup generátoru 2 hodin s blokováním je připojen na výstupní svorku 6 potvrzení přenosu. Skupinový datový výstup 35 vratného čítače £ s pamětí je spojen.-s výstupní skupinovou svorkou £ dat, která je výstupem celého zařízení·

Na hodinový vstup 12 je přiveden signál ze synchronizačního výstupu g1 generátoru £ hodin s nulováním. Na skupinovou svorku- i pro nastavování se přivádějí signály, které určují rozlišování směru čítání vstupních pulsů a počet jejich hran, po kterém se má zvětšit hodnota vratného čítače s pamětí. Úkolem vstupního synchronizačního bloku £ je odstraňovat případné zákmity na hranách vstupního signálu a přivést vstupní signál synchronizované na čtyři výstupy 13. J£, 15 a 16 vstupního synchronizačního bloku A.

Pulsy, které jsou převedeny z hodinového výstupu li) generátoru hodin 2 » blokováním na první vstup 27 programovatelné paměti g s kombinační logikou, ovládají vydávání pulsů na prvním a druhém datovém výstupu 29 a £g programovatelné paměti g s kombinační logikou. Puls se na jejím prvním datovém výstupu £g nebo na jejím druhém datovém výstupu gg objeví pouze za předpokladu, Se jsou pro něj splněny podmínky dané kombinaci na čtyřech adresových sstupech 22/ 23. 24 a ££ programovatelné paměti g a kombinační logikou. Při příchodu požadavku na přenos po sběrnici na avorku £ požadavku na přenos po sběrnici, které je spojena ao vstupem 17 generátoru hodin g s blokováním na jeho prvnín výstupu 20. který je propojen s druhým vstupem 28 programovatelné paměti g s kombinační logikou, objeví zaeynchronlzovaaý požadavek na přenos dat po sběrnici. Pokud progaamovatelná paměl g s kombinační logikou rydekóduje,

Se na jejích čtyřech adresových vstupech 22. 23. 24. 25 nejsou podmínky pro vydání pulsu na první datový výstup 29 nebo druhý datový výstup gg, objeví se na jejím výstupu 31 informace o tem. že může dojít k přenosu po sběrnici. Tato informace se přenese na blokovací vstup 18 generátoru g hodin s blokováním a tím se přestanou vydávat pulsy na joho synchronizační výstup ϋ a na druhém výstupu 36 se objeví informace, které sé přenese na výstupní svorku £ potvrzení přenosu, Se mikropočítač si můše převzít data ze skupinové výstupní svorky £ dat, která je spojena se skupinovým datovým výstupem ££ vratného čítače £ s pamětí.

Na vstupy 32 a ££ pro čítání nahoru a dolů vratného čítače £ s pamětí jsou pulsy přenášeny z prvního a druhého datového výstupu 29 a gg programovatelné paměti g s kombinační logikou.

Tímto zapojením je zaručeno, že přenos po sběrnici se odehraje v době, kdy jsou pro to vytvořeny vhodné podmínky, což znamená, že na vstupu zařízení není dekódován řádný puls a lim se v průběhu přenosu nebude měnit informace pro mikropočítač.

Zařízení lze použit jako přijímače inkrementálních čidel, která se používají při řízení procesů např. válcovacích tratí, lisů apod.

Claims (1)

1. Zapojení obvodu pro čítání pulsů jednoho dvoufázového signálu sestávající se vstupního synchronizačního bloku, programovatelný paměti s kombinační logikou, vratného čítače s pamětí a generátoru hodin s blokováním vyznačené tím, že svorka (1) pro první fázi dvoufázového signálu je spojena s prvním vstupem (10) vstupního synchronizačního bloku (A), zatímco vstupní svorka (2) pro druhou fázi dvoufázového signálu je spojena s druhým vstupem (11) vstupního synchronizačního bloku (A), jehož hodinový vstup (12) je spojen jednak se synchronizačním výstupem (21) generátoru (D) hodin a blokováním a jednak s hodinovým vstupem (34) vratného čítače (C) s pamětí, přičemž výstupy (13, 14, 15, 16) vstupního synchronizačního bloku (A) jeou spojeny s adresovými vstupy (22, 23, 24, 25) programovatelné paměti (B) s kombinační logikou tak, že první výetup (13) je spojen s prvním adresovým vstupem (22), druhý výstup (14) je spojen s druhým adresovým vstupem (29), třetí výstup (15) je spojen s třetím adresovým vstupem (24) a čtvrtý výstup (16) je spojen jen se čtvrtým adresovým vstupem (25), zatímco skupinový datový vstup (26) programovatelné paměti (B) s kombinační logikou je spojen se skupinovou svorkou (3) nastavování, přičemž první vstup (27) programovatelné paměti (B) s kombinační logikou je spojen s hodinovým výstupem (19) generátoru (D) hodin s blokováním, jehož první výetup (20) je spojen na druhý vstup (28) programovatelná paměti (B)s kombinační logikou, přičemž druhý výstup (36) generátoru (D) hodin s blokováním je spojen s výstupní svorkou (6) potvrzení přenosu, zatímco svorka (4) požadavku na přenos po sběrnici je připojena na vstup (17) generátoru (D) hodin s nulováním, jehož blokovací vstup (18) je připojen na výstup (31) programovatelná paměti (B) s kombinační logikou, jejíž první datový výstup (29) je spojen se vstupem (32) pro číiání nahoru vratného čítače (C) s pamětí a druhý datový výstup (30) je spojen se vstupem (33) pro čítání dolů vratného čítače (C) s pamětí, jehož skupinový datový výstup (35) je spojen s výstupní skupinovou svorkou (5) dat,