CS245659B1

CS245659B1 - Circuit for countting of a single two'phase signal

Info

Publication number: CS245659B1
Application number: CS849064A
Authority: CS
Inventors: Pavel Vanecek; Pavel Kocur; Pavel Sour
Original assignee: Pavel Vanecek; Pavel Kocur; Pavel Sour
Priority date: 1984-11-26
Filing date: 1984-11-26
Publication date: 1986-10-16
Also published as: CS906484A1

Abstract

Zapojení se týká čítačového modulu mikropočítače a řeší problém chyb při předávání dat mikropočítači a programování i za Chodu celého počítače. Podstata zapojení spočívá v tom, Se svorky pro první fázi i pro druhou fázi dvoufázového signálu jsou připojeny na synchronizační blok, který je sběrnicí propojen na blok programovatelné paměti, jehož výstupy jsou propojeny s vratným čítačem a blokem generátoru hodin. Skupinová svorka je připojena na programovatelnou paměí a svorka požadavku na přenos po sběrnici je připojena na generátor hodin, jehož výstup je spojen s výstupní svorkou potvrzení přenosu. Zapojení je charakterizováno přiloženým vyobrazením.The wiring relates to the microcomputer counter module and solves the problem of data transfer errors in microcomputers and programming even when running the whole computer. The essence of the circuit consists in that the terminals for the first phase and for the second phase of the two-phase signal are connected to a synchronization block which is connected by a bus to a block of programmable memory whose outputs are connected to a return counter and a clock generator block. The group terminal is connected to the programmable memory and the bus request terminal is connected to a clock generator whose output is connected to the transfer confirmation terminal. The wiring is characterized by the attached figure.

Description

Vynález se týká zapojení obvodu pro čítání pulsů jednoho dvoufázového signálu sestávajícího ze vstupního synchronizačního bloku, programovatelné paměti s kombinační logikou, vratného čítače s pamětí a generátoru hodin s blokováním.The invention relates to a circuit for counting pulses of a single two-phase signal consisting of an input synchronization block, a programmable memory with combinational logic, a return counter with a memory and a clock generator with a lock.

Toto zapojení zpracovává jeden dvoufázový signál, jehož dvě fáze jsou mezi sebou pootočeny o 90 °C. Takováto signály jsou používány v regulační technice. Zapojení obvodu podle vynálezu zpracovává tento signál a převádí jej od formy snadno zpacovatelné mikropočítačem.This circuit processes one two-phase signal whose two phases are rotated 90 ° C between each other. Such signals are used in control technology. The circuit according to the invention processes this signal and converts it from a form easily readable by a microcomputer.

Dosud známá provedeni podobných zapojení neumožňovala spolupráci s mikropočítačem a proto použití těchto zapojení by vedlo k chybám při předávání dat mikropočítači a tím by docházelo 1 k chybám v načítaném počtu pulsů, což by mSlo za následek nesprávnou funkci mikropočítačového řícení. Tato zapojení byla sestavena ze součástek malé hustoty integrace, což mělo za následek relativně velkou spotřebu elektrické energie a meněí spolehlivost.Previously known embodiments of such circuits did not allow cooperation with a microcomputer and therefore the use of such circuits would lead to errors in the transmission of data to the microcomputer and thereby 1 errors in the counted counts would result, which would result in malfunctioning microcomputer control. These wiring was made up of components of low integration density, resulting in a relatively high power consumption and less reliability.

Kromě toho lato zapojení neumožňovala programování a změny funkcí za chodu zapojení, nebol by to opět vedlo k chybám v řízení.In addition, these wiring did not allow programming and function changes while the wiring was running, this would not again lead to control errors.

Uvedené nedostatky odstraňuje zapojení obvodu pro čítání pulsů,jednoho dvoufázového signálu, jehož podstata spočívá v tom, že svorka p”o první fázi dvoufázového signálu je spojena s prvním vstupem vstupního synchronizačního bloku. Svorka pro druhou, fázi dvoufázového signálu je spojena s druhým vstupem vstupního synchronizačního bloku, jeho? hodinový vstup je spojen jednak se synchronizačním výstupem generátoru hodin s blokováním a jednak s hodinovým vstupem vratného čítače s pamětí. Výstupy vstupního synchronizačního bloku jsou spojeny s adresovými vstupy programovatelné paměti s kombinační logikou tak, že první výstup je spojen s prvním adresovým vstupem, druhý výstup je spojen s druhým adresovým vstupem, třetí výstup je spojen s třetím adresovým vstupem a čtvrtý výstup je spojen se čtvrtým adresovým vstupem. Skupinový adresový vstup programovatelné paměti s kombinační logikou je spojen se.skupinovou .svorkou nastavování. První vstup programovatelné paměti s kombinační logikou je spojen s hodinovým výstupem generátoru hodin s blokováním. Jeho první výstup je spojen na druhý vstup programovatelné paměti s kombinační logikou. Druhý výstup generátoru hodin 3 blokováním je spojen s výstupní svorkou potvrzení přenosu. Svorka požadavku na přenos po sběrnici je připojena na vstup generátoru hodin s nulováním, jehož blokovací vstup je připojen na výstup programovatelné paměti s kombinační logikou.These drawbacks are eliminated by the connection of the pulse counting circuit, a single two-phase signal, which is based on the fact that the terminal p 'of the first phase of the two-phase signal is connected to the first input of the input synchronization block. The terminal for the second phase of the two-phase signal is connected to the second input of the input sync block, its? the clock input is connected both to the synchronization output of the blocking clock generator and to the clock input of the return counter with memory. The outputs of the input sync block are coupled to the address inputs of the programmable memory with combinational logic such that the first output is coupled to the first address input, the second output is coupled to the second address input, the third output is coupled to the third address input and the fourth output is coupled to the fourth address input. The group address input of the programmable memory with the combination logic is coupled to the group setup terminal. The first input of the programmable memory with the combination logic is coupled to the clock output of the lock-up clock generator. Its first output is connected to the second input of the programmable memory with the combination logic. The second output of the blocking clock generator 3 is connected to the transmission acknowledgment output terminal. The bus request terminal is connected to the input of the reset clock generator, whose blocking input is connected to the output of the programmable memory with the combination logic.

První datový výstjip programovatelné paměti s kombinační logikou je spojen se vstupem pro čítání nahoru vratného čítače s pamětí. Druhý datový výstup programovatelné paměti s kombinační logikou je spojen se vstupem pro čítání dolů vratného čítače s pamětí, jehož skupinový datový výstup je spojen s výstupní skupinovou svorkou dat.The first programmable memory data logic of the combinational logic is coupled to the upstream counter of the memory counter. The second data output of the programmable memory with the combinational logic is coupled to the downstream counter of the memory whose group data output is coupled to the output group data terminal.

Zapojení obvodu pro čítání pulsů jednoho dvoufázového signálu podle vynálezu odstraňuje veškeré nevýhody dosavadních známých zapojení a umožňuje bezchybnou spolupráci s mikropočítačem. Kromě toho zapojeni umožňuje programování a změny funkce mikropočítačem a to i za chodu celého zapojení.The circuitry of the pulse counting circuit of a single two-phase signal according to the invention eliminates all the disadvantages of the prior art circuitry and allows faultless cooperation with the microcomputer. In addition, the wiring enables programming and function changes by the microcomputer even during the whole wiring.

Praktické provedení předmětu vynálezu je na připojeném obrázku, na kterém je znázorněno propojení vstupního synchronizačního bloku s programovatelnou pamětí s kombinační logikou, vratným čítačem s pamětí s generátorem hodin s blokováním.A practical embodiment of the subject of the invention is shown in the accompanying figure, which shows the interconnection of an input synchronization block with a programmable logic memory, a return counter with a memory with a blocking clock generator.

Vstupní svorka J. první fáze signálu je spojena s prvním vstupem 10 a vstupní svorka 2 druhé fáze signálu je spojena á druhým vstupem 11 vstupního synchronizačního bloku A, jehož hodinový vstup 12 je připojen na synchronizačni výstup 21 generátoru D hodin s nulováním.The input terminal J of the first signal phase is connected to the first input 10 and the input terminal 2 of the second signal phase is connected to the second input 11 of the input synchronization block A, whose clock input 12 is connected to the synchronization output 21 of the reset clock generator D.

Synchronizační výstup 21 generátoru D hodin s blokováním je rovněž spojen s hodinovým vstupem 34 vratného čítače C s pamětí. Čtyři výstupy 13c 14. 15 a 16 vstupního synchroni3 začního bloku A jsou propojeny se čtyřmi datovými vstupy 22. 23. 24 a 25 programovatelné paměti B s kombinační logikou. Skupinová svorka £ pro nastavování ja propojena se skupinovým datovým vstupem 26 programovatelné paměti B s kombinační logikou. Svorka £ požadavku na přenos po sběrnici je připojena na vatup 17 generátoru 2 hodin s nulováním. První vstup 27 programovatelné paměti B 3 kombinační logikou je spojen s hodinovým výstupem 19 generátoru D hodin s blokováním a druhý vstup 2ft programovatelné paměti g a· kombinační logikou je spojen s prvním výstupem 20 generátoru 2 hodin s blokováním. První datový výstup 29 programovatelné paměti 2 s kombinační logikou je připojen na vstup 32 pro čítání nahoru vratného čítače £ s pamětí. Druhý datový výstup 30 programovatelné paměti g s kombinační logikou je připojen na vatup 33 pro čítáni prvků vratného čítače £ s pamětí. Výstup 31 programovatelné paměti B s kombinační logikou je připojen na blokovací vatup 18 generátoru 2 hodin s nulováním. Druhý výstup generátoru 2 hodin s blokováním je připojen na výstupní svorku 6 potvrzení přenosu. Skupinový datový výstup 35 vratného čítače £ s pamětí je spojen.-s výstupní skupinovou svorkou £ dat, která je výstupem celého zařízení·The synchronization output 21 of the blocking clock generator D is also coupled to the clock input 34 of the return counter C with memory. The four outputs 13c, 14, 15 and 16 of the input sync block A are coupled to the four data inputs 22, 23, 24 and 25 of the programmable memory B with the combination logic. The group setting terminal 6 is connected to the group data input 26 of the programmable memory B with the combination logic. The bus request terminal 6 is connected to the generator 17 of the reset 2 hours. The first input 27 of the programmable memory B 3 by the combinational logic is coupled to the clock output 19 of the latch generator D and the second input 2ft of the programmable memory g and the combinational logic is coupled to the first output 20 of the latch generator 2. The first data output 29 of the programmable memory 2 with combinational logic is connected to the input 32 for counting up the memory return counter 6. The second data output 30 of the combinational logic programmable memory g is coupled to the vatup 33 for counting the elements of the memory return counter 6. The output 31 of the programmable memory B with the combinational logic is connected to the blocking vatup 18 of the 2-hour zero-reset generator. The second output of the 2-hour blocking generator is connected to the output acknowledgment terminal 6. The group data output 35 of the return counter 8 with the memory is connected to the group output data terminal 8, which is the output of the entire device.

Na hodinový vstup 12 je přiveden signál ze synchronizačního výstupu g1 generátoru £ hodin s nulováním. Na skupinovou svorku- i pro nastavování se přivádějí signály, které určují rozlišování směru čítání vstupních pulsů a počet jejich hran, po kterém se má zvětšit hodnota vratného čítače s pamětí. Úkolem vstupního synchronizačního bloku £ je odstraňovat případné zákmity na hranách vstupního signálu a přivést vstupní signál synchronizované na čtyři výstupy 13. J£, 15 a 16 vstupního synchronizačního bloku A.The clock input 12 is supplied with a signal from the synchronization output g1 of the reset clock generator. The group terminal for setting is supplied with signals which determine the differentiation of the counting direction of the input pulses and the number of their edges, after which the value of the return counter with the memory is to be increased. The task of the input sync block 6 is to remove any possible flicker at the edges of the input signal and to feed the input signal synchronized to the four outputs 13, 15, 16 and 16 of the input sync block A.

Pulsy, které jsou převedeny z hodinového výstupu li) generátoru hodin 2 » blokováním na první vstup 27 programovatelné paměti g s kombinační logikou, ovládají vydávání pulsů na prvním a druhém datovém výstupu 29 a £g programovatelné paměti g s kombinační logikou. Puls se na jejím prvním datovém výstupu £g nebo na jejím druhém datovém výstupu gg objeví pouze za předpokladu, Se jsou pro něj splněny podmínky dané kombinaci na čtyřech adresových sstupech 22/ 23. 24 a ££ programovatelné paměti g a kombinační logikou. Při příchodu požadavku na přenos po sběrnici na avorku £ požadavku na přenos po sběrnici, které je spojena ao vstupem 17 generátoru hodin g s blokováním na jeho prvnín výstupu 20. který je propojen s druhým vstupem 28 programovatelné paměti g s kombinační logikou, objeví zaeynchronlzovaaý požadavek na přenos dat po sběrnici. Pokud progaamovatelná paměl g s kombinační logikou rydekóduje,The pulses that are converted from the clock output 11 'of the clock generator 2 by blocking to the first input 27 of the combinational logic memory g control the pulse output at the first and second data outputs 29 and 61 of the combinable logic memory g. The pulse will only appear on its first data output gg or on its second data output předpokladug, provided that the conditions for the combination at the four address ports 22/22 and 24 of the programmable memory g and the combination logic are satisfied. Upon arrival of the bus request to the bus request terminal 6, which is connected and at input 17 of the clock generator g with blocking at its first output 20, which is coupled to the second input 28 of the programmable memory g with combinational logic, data over the bus. If the programmable memory g, with combinational logic, decodes,

Se na jejích čtyřech adresových vstupech 22. 23. 24. 25 nejsou podmínky pro vydání pulsu na první datový výstup 29 nebo druhý datový výstup gg, objeví se na jejím výstupu 31 informace o tem. že může dojít k přenosu po sběrnici. Tato informace se přenese na blokovací vstup 18 generátoru g hodin s blokováním a tím se přestanou vydávat pulsy na joho synchronizační výstup ϋ a na druhém výstupu 36 se objeví informace, které sé přenese na výstupní svorku £ potvrzení přenosu, Se mikropočítač si můše převzít data ze skupinové výstupní svorky £ dat, která je spojena se skupinovým datovým výstupem ££ vratného čítače £ s pamětí.With its four address inputs 22, 23, 24, 25, there are no conditions for pulse output to the first data output 29 or the second data output gg, information about the tem will appear on its output 31. that may be transmitted over the bus. This information is transmitted to the blocking input 18 of the blocking clock generator 18, thereby stopping pulses on the sync output ϋ, and on the second output 36 information that is transmitted to the output acknowledgment terminal 6 is transmitted. a group data output terminal 6 which is coupled to the group data output terminal of the memory return counter.

Na vstupy 32 a ££ pro čítání nahoru a dolů vratného čítače £ s pamětí jsou pulsy přenášeny z prvního a druhého datového výstupu 29 a gg programovatelné paměti g s kombinační logikou.Pulses are transmitted from the first and second data outputs 29 and gg of the programmable memory g with combinational logic to the inputs 32 and 62 for counting up and down the return memory counter 6.

Tímto zapojením je zaručeno, že přenos po sběrnici se odehraje v době, kdy jsou pro to vytvořeny vhodné podmínky, což znamená, že na vstupu zařízení není dekódován řádný puls a lim se v průběhu přenosu nebude měnit informace pro mikropočítač.This connection ensures that the bus transmission takes place at the time when the appropriate conditions are created, which means that a proper pulse is not decoded at the device input and the information for the microcomputer is not changed during the transmission.

Zařízení lze použit jako přijímače inkrementálních čidel, která se používají při řízení procesů např. válcovacích tratí, lisů apod.The device can be used as receivers of incremental encoders, which are used for process control eg rolling mill, presses etc.

Claims

Connection of a pulse counting circuit for a single two-phase signal consisting of an input sync block, programmable memory with combinational logic, a return counter with memory, and a blocking clock generator, characterized in that the terminal (1) for the first phase of the two-phase signal is connected to the first input (10) the input sync block (A), while the input terminal (2) for the second phase of the two-phase signal is connected to the second input (11) of the input sync block (A), whose clock input (12) is connected to the synchronization output (21) of D) clock and blocking and secondly the clock input (34) of the return counter (C) with memory, the outputs (13, 14, 15, 16) of the input sync block (A) being connected to the address inputs (22, 23, 24, 25) programmable memories (B) with combinational logic such that the first output (13) is connected to the first address input (22), the second output (14) is connected to the second address input (29), the third output (15) is connected to the third address input (24) and the fourth output (16) is connected only to the fourth address input (25), while the group data input (26) of the programmable memory ( B) with the combination logic is coupled to the set terminal (3) of the setting, the first input (27) of the programmable memory (B) with the combination logic being coupled to the clock output (19) of the blocking clock generator (D). ) is connected to the second input (28) of the programmable memory (B) with the combination logic, wherein the second output (36) of the latch clock generator (D) is connected to the transmission acknowledgment output terminal (6) while the transmission request terminal (4) the bus is connected to the input (17) of the reset clock generator (D), whose blocking input (18) is connected to the output (31) of the programmable memory (B) with combinational logic, the first data output (29) of which an upturn (32) for counting up the return counter (C) with memory and the second data output (30) is connected to the downstream input (33) of the return counter (C) with the memory whose group data output (35) is connected to the output data terminal block (5),