CS244052B1 - Analogově číslicový převodník - Google Patents

Abstract

Zapojení řeší konstrukci rychlého analogově číslicového převodníku na principu postupné aproximace neznámé vstupní analogové veličiny sadou odstupňovaných analogových vah (zkráceně A/D převodníku s postupnou aproximací). Analogově číslicový převodník je podle vynálezu složen tak, ze výstup D/A převodníku je prostřednictvím paralelního spínače, řízeného synchronně s aproximačním postupem, zaojen časově selektivním zkratem, apojení lze využit v oboru "Sběr a číslicové zpracování analogových dat".

Description

Analogově číslicový převodník

Zapojení řeší konstrukci rychlého analogově číslicového převodníku na principu postupné aproximace neznámé vstupní analogové veličiny sadou odstupňovaných analogových vah (zkráceně A/D převodníku s postupnou aproximací). Analogově číslicový převodník je podle vynálezu složen tak, ze výstup D/A převodníku je prostřednictvím paralelního spínače, řízeného synchronně s aproximačním postupem, zaojen časově selektivním zkratem, apojení lze využit v oboru Sběr a číslicové zpracování analogových dat.

244 052

- 1 244 052

Vynález se týká zapocení rychlého analogově číslicového převodníku, zejména převodníku konstruovaného na principu po stupně aproximace.

Analogově číslicový převodník na principu postupné apro ximace neznámé, vstupní analogové veličiny sadou odstupňovaných analogových vah (v dalším textu zkráceně A/D převodník s postupnou aproximací) je nej používanějším typem analogově číslicového převodníku s dobou převodu od 1 do 100 jps.

V obvyklém známém provedení sestává A/D převodník s postupnou aproximací z Číslicově analogového převodníku s prou dovým výstupem, vstupního odporu, analogového komparátoru a číslicového řadiče, zapojených ve zpětnovazebním uspořádání. Činnost A/D převodníku s postupnou aproximací spočívá v postupném porovnávání kumulovaných testovacích analogových vah generovaných na výstupu číslicově analogového převodníku řízeného číslicovým řadičem, a neznámé vstupní analogové veličiny, Výsledek porovnání, zjištěný analogovým komparátorem a indikovaný číslicovým stavem na jeho výstupu, představuje vý sledek testu dílčí analogové váhy. Výsledky testů dílčích analogových vah se ukládají do aproximačního registru obsaže ného v řadiči. Číslicová informace, uložená v aproximačním registru, představuje postupně zpřesňované číslicové přiblížení (číslicovou aproximaci) vstupní analogové veličiny.

Hlavní překážkou, která působí proti zrychlování aproxi mačního postupu a proti zkracování doby převodu ve známém provedení A/D převodníku, je zpožděná reakce komparátoru. Na této zpožděné reakci se značnou měrou podílí zejména velká časová konstanta na vstupu komparátoru, způsobená výsledfcou parazitní kapacitou složenou z výstupní kapacity D/A převodníku, vstupní kapacity komparátoru a paralelní montáží kapa244 052 city jejich spoje.Tato výsledné parazitní kapacita se nabíjí v jednotlivých krocích aproximačního postupu na napětí· jehož velikost mnohonásobně přesahuje velikost elementárního kvantizačního kroku analogově číslicového převodu. Vybíjení parazitní kapacity je určeno časovou konstantou na vstupu komparátora, jejíž velikost nemůže být ve známém provedení A/D převodníku zmenšena z praktických důvodů pod jistou mez. Hlavní překážkou proti zmenšení zmíněné časové konstanty prostým snížením odporové úrovně na vstupu komparátoru je nepříznivé zhoršení stejnosměrné přesnosti analogově číslicového převodu.

Uvedený nedostatek známého provedení A/D převodníku s postupnou aproximací odstraňuje zapojení podle vynálezu. Dosahuje se toho časově selektivním zkratem vstupu komparátoru prostřednictvím paralelního spínače* řízeného synchronně s aproximačním postupem.

Předmětem zapojení podle vynálezu je analogově číslicový

Claims (1)

1. Předmětem zapojení podle vynálezu je analogově číslicový převodník, který obsahuje číslicově analogový převodník, analogový komparátor, řadič a vstupní odpor, zapojený tak, že datové výstupy řadiče, které tvoří zároveň N-bitový paralelní číslicový výstup výsledného analogově číslicového převodníku, jsou spojeny s číslicovými vstupy číslicově analogového převodníku, výstupní svorka číslicově analogového převodníku je spojena s prvním vstupem analogového komparátoru a s prvním vývodem vstupního odporu, jehož druhý vývod je spojen s analogovým vstupem výsledného analogově číslicového převodníku, zemní svorky číslicově analogového převodníku, analogového komparátoru a řadiče jsou spojeny se signálovým vztažným bodem a výstup analogového komparátoru je spojen s datovým vstupem řadiče, charakterizovaný tím, že k prvnímu vstupu analogového komparátoru je připojena první spínací elektroda spínacího prvku, k druhému vstupu analogového komparátoru je připojena druhá spínací elektroda spínacího prvku, přičemž řídicí elektroda spínacího prvku je spojena s řídicím výstupem řadiče.

   Příklad zapojení analogově číslicového převodníku podle vynálezu j e znázorněn na obr.

   Na obr. 1 je znázorněn N-bitový číslicově analogový převodník 1 s proudovým výstupem, analogový komparátor 2, řadič 2 vstupní odpor 4 a spínací prvek 6. První 101 až N-tý ION čísli

   - 3 244 052 cový vstup D/A převodníku 1 je spojen s prvním 301 až N-tým 30N datovým výstupem řadiče 2· Výstupní svorka 11 D/A převod»· niku 1 je spojena s první spínací elektrodou 61 spínacího prvku 6, s prvním vstupem 21 analogového komparátoru 2 a s prvním vývodem vstupního odporu £, jehož druhý vývod je spojen s analogovým vstupem 2 výsledného A/D převodníku. Výstup 23 analogového komparátoru 2 je spojen s datovým vstupem 33 řadiče 2· Řídicí výstup 31 řadiče 2 j® spojen s řídicí elektrodou 63 spínacího prvku 6. Zemní svorka 12 D/A převodníku 1, druhý vstup 22 analogového komparátoru 2, zemní svorka 32 řadiče 2 a druhá spínací elektroda 62 spínacího prvku 6 jsou spojeny se signálovým vztažným bodem (se signálovou zemí). Řadič 2 j® opatřen ještě hodinovým vstupem 34 a spouštěcím vstupem 22· Datové výstupy 301 až 30H řadiče 2 tvoří zároveň N-bitový paralelní číslicový výstup výsledného A/D převodníku.

   Činnost analogově číslicového převodníku podle vynálezu je vysvětlena na příkladném zapojení podle obr. Aproximační postup je spuštěn spouštěcím pulsem ^ugj^j> přivedeným ke spouštěcímu vstupu 35 řadiče 2» a probíhá synchronně s hodinovými pulsy U_nTiK·, přivedenými k hodinovému vstupu 34 řadiče 2· V rytmu přivedených hodinových pulsů se postupně aktivuje první 101 až N-tý ION číslicový vstup D/A převodníku 1. Na prvním vstupu 21 analogového komparátoru 2 se testuje váha příslušného prvního až N-tého bitu číslicového výstupu A/D převodníku vzhledem ke vstupnímu napětí U^, připojenému na analogový vstup 2 výsledného A/D převodníku. Synchronně s hodinovými pulsy které řídí aproximační postup, se aktivuje spínací prvek 6. Na počátku každého z N kroků aproximačního postupu se spínací prvek £ uvede do sepnutého stavu. Malý odpor sepnutého spínacího prvku 6 mezi první a druhou spínací elektrodou 61 a 62 způsobí rychlé