CS243792B1 - Zapojenie obvodu číslicovej stabilizácie frekvencie - Google Patents

Abstract

Zapojenie patří do oboru rádioelektroniky a rieši zapojenie obvodu číslicovej stabilizácie frekvence. Jeho podstata je v tom, že příslušné výstupy čitača a výstupy vyhodnocovacieho obvodu sú připojené na příslušné vstupy riadiaceho obvodu, pričom příslušný výstup riadiaceho obvodu je připojený na příslušný vstup hradlovacieho obvodu. Riešenie je znázorněné na priloženom výkrese na obr. 1.

Description

Vynález sa týká zapojenia obvodu číslicovej stabilizácie frekvencie.

Doterajšie zapojenia pre číslicová stabilizáciu frekvencie pracujú tak, že binárně číslo z čítača je přivedené na vstup pamáťového obvodu. Výstupy z pamáťového obvodu sú přivedené na prednastavovacie vstupy čítača. V případe zapnutia stabilizačnej slučky sa načítaný údaj o hodnotě frekvencie zapíše do pamaťového obvodu. Od tohto údaja sa odčítava meniaca sa skutočná hodnota frekvencie. Podfa okamžitej hodnoty znamienka rozdielu vyhodnocovací obvod určí směr odchýlky a zopne příslušný prúdový zdroj. Prúdové zdroje zaistia zváčšenie, resp. zmenšenie regulačného napátia na výstupe regulačného obvodu.

Obvod číslicovej stabilizácie frekvencie pomocou vyhodnocovacieho obvodu určí z výstupov čítača, teda z logickej úrovně bitu s najváčšou váhou a přenosu, směr odchýlky. Neurči však velkost' rozdielu, o ktorú sa změnila skutočná hodnota frekvencie od žiadanej, a preto pri nerovnosti vždy doladí oscilátor len o konštantnú hodnotu Af, kde

Δί — minimálna hodnota změny frekvencie, ktorú je sústava schopná zaregistrovat a doladit

Takýto regulačný obvod sa stává pri váčších změnách frekvencie ako je Δί v priebehu jedného porovnávacieho cyklu pomalý .a zároveň nám neumožňuje rýchle preladenie na inú hodnotu frekvencie pri externom ovládani prednastavovacích vstupov čítača.

Uvedené nedostatky odstraňuje zapojenie obvodu číslicovej stabilizácie frekvencie, ktoré pozostáva z riadiaceho obvodu, na ktorý je připojený frekvenčný normál, pričom riadiaci obvod je ďalej připojený na vstupy hradlovacieho obvodu, na vstupy pamáťového obvodu, na vstupy vyhodnocovacieho obvodu, výstupy hradlovacieho obvodu sú připojené na příslušné vstupy čítača, příslušné výstupy čítača sú připojené na vstupy parnatového obvodu, pričom výstupy pamaťového obvodu sú připojené na prednastavovacie vstupy čítača, zároveň výstupy čítača sú připojené na vstupy vyhodnocovacieho obvodu pričom výstupy vyhodnocovacieho obvolu sú připojené na vstupy obvodu prúdových zdrojov a výstupy obvodu prúdových zdrojov sú připojené na vstup integračného obvodu podlá vynálezu, ktorého podstata je v tom, že příslušné výstupy čítača a výstupy vyhodnocovacieho obvodu sú připojené na příslušné výstupy riadiaceho obvodu sú připojené na příslušné vstupy hradlovacieho obvodu.

Zavedením tejto číslicovej spátnej vázby sa zaistí velkost odchýlky skutočnej odchýlky frekvencie od zadanej, tým, že sa čítač vhodné inkrementuje do nuly. Obvod číslicovej stabilizácie frekvencie sa stává adaptívnym, teda velkost změny doladóvacieho napatia je úměrná velkosti odchýlky skutočnej hodnoty frekvencie od zadanej.

Na přiložených výkresoch je znázorněné na obr. 1 zapojenie obvodov číslicovej stabilizácie frekvencie, na obr. 2 je znázorněný příklad priebehov riadiacich signálov a na obr. 3 je znázorněné jedno z možných konkrétných zapojení podlá vynálezu.

Zapojenie obvodov číslicovej stabilizácie frekvencie na obr. 1 pozostáva z riadiaceho obvodu 5, na ktorý je připojený frekvenčný normál 4, riadiaci obvod 5 je ďalej připojený na vstupy hradlovacieho obvodu 1, na vstupy čítača 2, na vstupy pamaťového obvodu 3, na vstupy vyhodnocovacieho obvodu 6 a na vstup integračného obvodu 8, výstupy hradlovacieho obvodu 1 sú připojené na příslušné vstupy čítača 2, ktorého výstupy sú připojené na vstupy pamaťového obvodu 3, pričom výstupy pamaťového obvodu 3 sú připojené na prednastavovacie vstupy čítača 2, zároveň výstupy čítača 2 sú připojené na vstupy vyhodnocovacieho obvodu 6 a na vstupy riadiaceho obvodu 5, pričom výstupy vyhodnocovacieho obvodu 6 sú připojené na vstupy obvodu prúdových zdrojov 7 a na vstupy riadiaceho obvodu 5, pričom výstupy obvodu prúdových zdrojov 7 sú připojené na vstup integračného obvodu 8. Z výstupu integračného obvodu 8 sa odoberá regulačně napátie U_rCg.

V režime otvorenej régulačnej slúčky je na výstupe integračného obvodu 8 regulačně napátie U_rea, ktorého hodnota sa mění podlá hodnoty ladiaceho napátia Ui, privádzaného z výstupu riadiaceho obvodu 5 na vstup integračného obvodu 8. Signál zo stabilizovaného oscilátoru f_osc prechádza počas hradlovacieho impulzu cez hradlovací obvod na vstup vpřed prednastavitelného vratného čítača 2, dalej len čítača, ktorý' načítava frekvenciu stabilizovaného oscilátora. V okamihu ukončenia hradlovacieho impulzu U_H ostane na výstupoch Qi až Q_N čítača 2 číslo A v binárnom kóde. Po ukončení hradlovacieho impulzu U_H riadiaci obvod 5 vynuluje čítač 2.

Po naladění oscilátora na žiadanú hodnotu frekvencie f _osc ž sa zopnutím spínača Š odpojí ladiace napátie Ut od vstupu integračného obvodu 8 a po ukončení hradlovacieho impulzu U_H riadiaci obvod 5 zablokuje nulovanie čítača 2, zapíše do pamáťového obvodu 3 číslo A, ktoré je na výstupoch Qi až Q_N čítača 2, přepne hradlovací obvod i tak, že počas nasledujucich hradlovacích impulzov U_H je signál s hodnotou skutočnej frekvencie f_{nsc s} z oscilátora přivedený na vstup vzadčítača 2, ktorého výstupy Qi až QN sú vždy před príchodom hradlovacieho impulzu U_H přednastavené z výstupu pamáťového obvodu 3 na číslo A. Počas nasledujúcich hradlovacích impulzov dochádza v podstatě k odčítaniu skutočnej hodnoty frekvencie f_{osc s} od žiadanej hodnoty f_osc ž Ak sa hodnota frekvencie vplyvom nestabilita oscilátora zvýši, výstup Q_n s najváčšou váhou bitu čítača 2 má úroveň H, ak sa hodnota frekven243792 cie f ose s zníži, je na výstupe Q_N logická úroveň L. Pri rovnosti f_{osc s} a f _{osc ž} změní sa hodnota logickej úrovně signálu BO čítača 2. Vyhodnocovací obvod 6 z hodnoty logickej úrovně na výstupe Q_N a BO čítača 2 určí poměr medzi f_{osc s} a f_osc i a po příchode vzorkovacieho impulzu U_v sa na jeho príslušnom výstupe Z alebo X objaví impulz, ktorý zopne příslušný prúdový zdroj v obvode prúdových zdrojov 7. Výstup obvodu prúdových zdrojov 7 je připojený na vstup integračného obvodu 8. Signály Z, X z výstupu vyhodnocovacího obvodu 6 sú zároveň přivedené na vstup riadiaceho obvodu 5, ktorý za předpokladu f_{osc s} =1= fosc ž signálom U_p, resp. U_p umožní přechod signálu H_N cez hradlovací obvod 1 na příslušný vstup čítača 2.

Týmto signálom je čítač 2 inkrementovaný do nuly. Počas krokovania čítača 2 do nuly je signálom Z alebo X zopnutý příslušný prúdový zdroj, teda hodnota změny napatia AU v integračnom obvode 8 je úměrná velkosti odchýlky f_0Sc _s od f _{BSC ž} .

Δ U = + —-J-. n . Th O

AU —- velkost změny napatia na výstupe integračného obvodu 8 + I — hodnota výstupného prúdu obvodu prúdových zdrojov 7

C — hodnota kapacity na vstupe integračného obvodu 8 n — hodnota rozdielu medzi ř_{osc s} a £;jsc ž vyjádřená v počte krokov potřebných na vynulovanie čítača 2

Th — dížka peričdy referenčného hodinového signálu H_n

Regulačná slučka s obvodom číslicovej stabilizácie frekvencie pracuje vtedy správné, ak změna A U napatia U_reg na výstupe integračného obvodu 8 mění hodnotu f_{osc s} k hodnotě f_{osn ž} .

Priebeh signálov na obr. 2 znázorňuje:

U_H — hradlovací signál

U_p —- přepínací signál

U, — impulzy na ntrlovanie čítača 2

Pr — impulzy na prednastavenie čítača 2

W — impulz na zápis do pamaťového obvodu 3

U_v — vzorkovací impulzy

BO — přenos nadol čítača 2

CA — přenos nábor čítača Z

Qn — výstup čítača 2 s najváčšou váhou bitu

Hn — pomocný hodinový signál

Z — signál určujúci poměr fosc S < f osc ž

X — signál určující poměr fosc s > f osc /.

U_s —- zapnutie stabilízačnej slučky, spínača S časť aj obr. 2 zobrazuje příklad fosc S > f osc ž časť bj obr. 2 zobrazuje příklad fosc s < f osc ž časť cj obr. 2 zobrazuje příklad fosc S f osc ž

Obr. 3 je příklad možného zapojenia obvodov 1, 2, 3, B, 7 a 8 tvoriacich základ obvodov číslicovej stabilizácie frekvencie. Hradlovací obvod 1 pozostáva z hradla Hl, na ktorého jeden vstup je přivedený f_osc, na druhý vstup sú prívádzané hradlovacie impulzy U_H. Výstup z hradia Hl je přivedený na jeden zo vstupov hradiel H2 a H3. Na druhý vstup hradla H3 je privádzaný signál U_P a na druhý vstup hradla H3 je privádzaný signál H_n. Výstup z hradla H2 je přivedený na vstup CU čítača ,2. Výstup z hradla H3 je přivedený na vstup CD čítača 2. Na vstup R čítača 2 sú přivedené nulovacie impulzy U_;1 a na vstup L sú přivedené prednastavovacie impulzy Pr, zároveň výstupy Q_A až Q_N sú připojené na vstup Dl až DN pamaťového obvodu 3, přitom výstupy Qi až Q_N pamaťového obvodu 3 sú připojené na prednastavovacie vstupy A až N čítača 2, ktorého výstup Q_N s najvačšou váhou bitu je přivedený na vstup hradla H4 a zároveň na jeden vstup hradla H7.

Výstup BO je připojený na jeden zo vstupov hradla H5 vyhodnocovacieho obvodu 6. Vzorkovacie impulzy U_v sú přivedené na druhý vstup hradla H5 a zároveň na druhý vstup hradla H7. Výstup hradla H4 je připojený na třetí vstup hradla H5. Výstup Z z hradla H5 je propojený na vstup hradla H6. Výstup z hradla H6 je připojený cez odpor R2 na bázu tranzistora T2, emitor ktorého je připojený na nulové napatie. Kolektor tranzistora T2 je připojený cez odpor R4 na bázu tranzistora T3 a zároveň na jeden vývod odporu R6. Emitor tranzistora T3 je připojený cez odpor R7 do spoločného bodu s odpormi R9, R6 a R3 a kondenzátora C2. Druhý bod odporu R9 je připojený na napájacie napatie

U_N. Výstup X z hradla H7 je cez odpor R1 připojený na bázu tranzistora TI, emitor ktorého je připojený na nulové napátie. Kolektor TI je připojený na odpor R3 na bázu T4 a cez odpor R5 na nulové napátie. Emitor T4 je cez odpor R8 připojený na nulové napátie. Kolektory tranzistorov T3 a T4 sú spojené a tvoria výstup obvodu prúdových zdrojov 7, sú připojené na vstup integračného obvodu 8, na vstup ktorého je zároveň přivedené ladiace napátie Ut. Vstup integračného obvodu 8 tvoří jeden vývod integračného kondenzátora Ct, ktorého druhý vývod je připojený na nulové napátie, ďalej riadiaca elektroda polom riadeného tranzistora TS, ktorého kolektor je spojený s kolektorom tranzistora T6 a sú připojené na napátie N_n. Emitor trazistora TS je připojený cez odpor R10 na nulové napátie, zároveň je připojený na bázu tranzistora T6, ktorého emitor je cez odpor Rll připojený tiež na nulové napátie. Z emitora tranzistora T6 sa odoberá napátie U_reg na ladenie a doladovanie stabilizovaného oscilátora.

Činnosř týchto konkrétných obvodov číslicovej stabilizácie frekvencie je zřejmá z opisu činnosti obvodu číslicovej stabilizácie frekvencie podfa obr. 1 a obr. 2.

Frekvenčný normál 4 a riadiaci obvod 5 z obr. 1 možu byť vytvořené jednoúčelovo pre obvod číslicovej stabilizácie frekvencie, možu byř však súčasťou riadiacej mikroprocesorovej jednotky. Takúto regulačnú sústavu v spojení s vhodným oscilátorom je možné použit ako základ pre číslicovo riadený generátor sinusového signálu, na číslicové ladenie s předvolbou v televíznych a rozhlasových prijímačoch, tam, kde je potřebná vysoká přesnost a dlhodobá stabilita nastavenej hodnoty. Pri stabilizácii oscilátorov z vysokou hodnotou frekvencie je potřebné použit predradený dělič, připadne superponovat pásmo frekvenčnej nestability na takú hodnotu frekvencie, ktorú sú schopné spracovať obvody TTL.

Claims (3)

1. PREDMET

   Zapojenie obvodu číslicovej stabilizácie frekvencie pozostávajúce z riadiaceho obvodu na ktorý je připojený frekvenčný normál, pričom riadiaci obvod je dalej napojený na vstupy hradlovacieho obvodu, na vstupy čítača, na vstupy pamáťového obvodu, na vstupy vyhodnocovacieho obvodu a na vstup integračného obvodu, výstupy hradiovacie obvodu sú připojené na příslušné vstupy čítače, ktorého výstupy sú připojené na vstupy památového obvodu, pričom výstupy pamáfového obvodu sú připojené na prednastavoYNÁLEZU vacie vstupy čítača, zároveň výstupy čítača sú připojené na vstupy vyhodnocovacieho obvodu sú připojené na vstup obvodu prúdových zdrojov a výstup obvodu prúdových zdrojov je připojený na vstup integračného obvodu, vyznačuje sa tým, že příslušné výstupy čítača (
2. 2) a výstupy vyhodnocovacieho obvodu (6) sú připojené na příslušné vstupy riadiaceho obvodu (5 j, pričom příslušný výstup riadiaceho obvodu (5) je připojený na příslušný vstup hradlovacieho obvodu (1).
3. 3 listy výkresov