CS243792B1

CS243792B1 - Wiring a Digital Frequency Stabilization Circuit

Info

Publication number: CS243792B1
Application number: CS847065A
Authority: CS
Inventors: Petr Fuchs; Vladimir Kudjak
Original assignee: Petr Fuchs; Vladimir Kudjak
Priority date: 1984-09-20
Filing date: 1984-09-20
Publication date: 1986-06-12
Also published as: CS706584A1

Abstract

Zapojenie patří do oboru rádioelektroniky a rieši zapojenie obvodu číslicovej stabilizácie frekvence. Jeho podstata je v tom, že příslušné výstupy čitača a výstupy vyhodnocovacieho obvodu sú připojené na příslušné vstupy riadiaceho obvodu, pričom příslušný výstup riadiaceho obvodu je připojený na příslušný vstup hradlovacieho obvodu. Riešenie je znázorněné na priloženom výkrese na obr. 1.The connection belongs to the field of radio electronics and solves the connection of a digital frequency stabilization circuit. Its essence is that the corresponding outputs of the counter and the outputs of the evaluation circuit are connected to the corresponding inputs of the control circuit, while the corresponding output of the control circuit is connected to the corresponding input of the gating circuit. The solution is shown in the attached drawing in Fig. 1.

Description

243792243792

Vynález sa týká zapojenia obvodu číslico-vé] stabilizácie frekvencie.BACKGROUND OF THE INVENTION The invention relates to the connection of a numerical frequency stabilization circuit.

Doterajšie zapojenia pre číslicovú stabili-záciu frekvencie pracujú tak, že binárněčíslo z čítača je přivedené na vstup pama-ťového obvodu. Výstupy z pamaťového obvo-du sú přivedené na prednastavovacie vstupyčítača. V případe zapnutia stabilizačnej sluč-ky sa načítaný údaj o hodnotě frekvenciezapíše do pamaťového obvodu. Od tohto ú-daja sa odčítava meniaca sa skutočná hod-nota frekvencie. Podl'a okamžité] hodnotyznamienka rozdielu vyhodnocovací obvodurčí směr odchýlky a zopne příslušný prú-dový zdroj. Prúdové zdroje zaistia zváčše-nie, resp. zmenšenie regulačného napátia navýstupe regulačného obvodu.The current connections for digital frequency stabilization work in such a way that the binary number from the counter is applied to the input of the pama circuit. The outputs from the memory circuit are fed to the preset input input. If the stabilization loop is switched on, the reading of the frequency value is written to the memory circuit. From this entry, the changing actual frequency value is subtracted. According to the instantaneous value of the difference, the evaluation circumference direction of the deviation and the respective current source is switched on. The power sources ensure that the load is increased or decreased. reducing the control voltage of the control circuit output.

Obvod číslicovej stabilizácie frekvenciepomocou vyhodnocovacieho obvodu určí zvýstupov čítača, teda z logickej úrovně bitus najvačšou váhou a přenosu, směr odchýlky.Neurčí však velkost' rozdielu, o ktorú sazměnila skutočná hodnota frekvencie odžiadanej, a preto pri nerovnosti vždy doladíoscilátor len o konštantnú hodnotu Δί, kde Δί — minimálna hodnota změny frek-vencie, ktorú je sústava schopnázaregistrovat a doladitThe digital frequency stabilization circuit by means of the evaluation circuit determines the counter readings, that is, from the logical level of bitus by the highest weight and transmission, the direction of the deviation. Δί - the minimum value of the frequency change that the system is able to register and fine-tune

Takýto regulačný obvod sa stává pri vač-ších změnách frekvencie ako je Δί v priebe-hu jedného porovnávacieho cyklu pomalý azároveň nám neumožňuje rýchle preladeniena inú hodnotu frekvencie pri externom o-vládaní prednastavovacích vstupov čítača.Such a control circuit becomes slower in the course of more frequency changes than during one comparison cycle and at the same time it does not allow us to quickly retune a different frequency value for external control of the preset inputs of the counter.

Uvedené nedostatky odstraňuje zapojenieobvodu číslicovej stabilizácie frekvencie,ktoré pozostáva z riadiaceho obvodu, na kto-rý je připojený frekvenčný normál, pričomriadiaci obvod je ďalej připojený na vstupyhradlovacieho obvodu, na vstupy pamáťové-ho obvodu, na vstupy vyhodnocovacieho ob-vodu, výstupy hradlovacieho obvodu sú při-pojené na příslušné vstupy čítača, příslušnévýstupy čítača sú připojené na vstupy pama-tového obvodu, pričom výstupy pamaťovéhoobvodu sú připojené na prednastavovacievstupy čítača, zároveň výstupy čítača sú při-pojené na vstupy vyhodnocovacieho obvodupričom výstupy vyhodnocovacieho obvolu súpřipojené na vstupy obvodu prúdových zdro-jov a výstupy obvodu prúdových zdrojov súpřipojené na vstup integračného obvodu po-dlá vynálezu, ktorého podstata je v tom, žepříslušné výstupy čítača a výstupy vyhod-nocovacieho obvodu sú připojené na přísluš-né výstupy riadiaceho obvodu sú připojenéna příslušné vstupy hradlovacieho obvodu.The above mentioned drawbacks are eliminated by the connection of the digital frequency stabilization circuit, which consists of a control circuit to which the frequency standard is connected, the control circuit being further connected to the input circuit, the inputs of the memory circuit, the inputs of the evaluation circuit, the outputs of the gating circuit being connected to the respective counter inputs, the respective counter outputs are connected to the inputs of the memory circuit, the memory circuit outputs are connected to the counter presetting inputs, the counter outputs are connected to the inputs of the evaluation circuit via the outputs of the evaluation circuit connected to the inputs of the current source circuit and the outputs of the current source circuit are connected to an input of the integration circuit according to the invention, the principle of which is that the respective outputs of the counter and outputs of the evaluation circuit are connected to respective outputs controlling the circuit the respective gating circuit inputs are connected.

Zavedením tejto číslicovej spatnej vázbysa zaistí velkost odchýlky skutočnej odchýl-ky frekvencie od zadanej, tým, že sa čítačvhodné inkrementuje do nuly. Obvod číslico-vej stabilizácie frekvencie sa stává adaptív-nym, teda velkost změny dolaďovacieho na-patia. je úměrná velkosti odchýlky skutočnejhodnoty frekvencie od zadanej.By introducing this digital bad tie, the magnitude of the deviation of the actual deviation of the frequency will be ensured by incrementing the counter to zero. The numerical frequency stabilization circuit becomes adaptive, that is, the size of the fine tuning patio. is proportional to the magnitude of the deviation of the actual frequency value given.

Na přiložených výkresoch je znázorněnéna obr. 1 zapojenie obvodov číslicovej sta-bilizácie frekvencie, na obr. 2 je znázorněnýpříklad priebehov riadiacich signálov a naobr. 3 je znázorněné jedno z možných kon-krétných zapojení podlá vynálezu.1 shows the connection of digital frequency stabilization circuits, FIG. 2 shows an example of the control signal paths and FIG. 3 illustrates one particular embodiment of the invention.

Zapojenie obvodov číslicovej stabilizáciefrekvencie na obr. 1 pozostáva z riadiacehoobvodu 5, na ktorý je připojený frekvenčnýnormál 4, riadiaci obvod 5 je ďalej připojenýna vstupy hradlovacieho obvodu 1, na vstu-py čítača 2, na vstupy pamaťového obvodu3, na vstupy vyhodnocovacieho obvodu 6 ana vstup integračného obvodu 8, výstupyhradlovacieho obvodu 1 sú připojené na pří-slušné vstupy čítača 2, ktorého výstupy súpřipojené na vstupy pamaťového obvodu 3,pričom výstupy pamaťového obvodu 3 súpřipojené na prednastavovacie vstupy čítača2, zároveň výstupy čítača 2 sú připojené navstupy vyhodnocovacieho obvodu 6 a navstupy riadiaceho obvodu 5, pričom výstupyvyhodnocovacieho obvodu 6 sú připojené navstupy obvodu prúdových zdrojov 7 a navstupy riadiaceho obvodu S, pričom výstupyobvodu prúdových zdrojov 7 sú připojené navstup integračného obvodu 8. Z výstupu in-tegračného obvodu 8 sa odoberá regulačněnapatie UrCg. V režime otvorenej régulačnej slúčky jena výstupe integračného obvodu 8 regulačněnapatie Urea, ktorého hodnota sa mění podláhodnoty ladiaceho napatia Ui, privádzanéhoz výstupu riadiaceho obvodu 5 na vstup in-tegračného obvodu 8. Signál zo stabilizova-ného oscilátora fosc prechádza počas hradlo-vacieho impulzu cez hradlovací obvod navstup vpřed prednastavitelného vratnéhočítača 2, ďalej len čítača, ktorý' načítavafrekvenciu stabilizovaného oscilátora. V oka-mihu ukončenia hradlovacieho impulzu UHostane na výstupoch Qi až QN čítača ,2 čísloA v binárnom kóde. Po ukončení hradlova-cieho impulzu UH riadiaci obvod S vynuluječítač ,2.The connection of the digital stabilization circuits in Fig. 1 consists of a control circuit 5, to which a frequency standard 4 is connected, the control circuit 5 is further connected by inputs of the gate circuit 1, to the input of the counter 2, to the inputs of the memory circuit 3, to the inputs of the evaluation circuit 6 ana input of the integration circuit 8, the output of the circuit 1 are connected to the respective inputs of the counter 2, the outputs of which are connected to the inputs of the memory circuit 3, the outputs of the memory circuit 3 being connected to the presetting inputs of the counter 2, the outputs of the counter 2 are connected to the inputs of the evaluation circuit 6 and the inputs of the control circuit circuit 5, wherein the outputs of the evaluation circuit 6 are connected to the circuitry of the current sources 7 and to the input of the control circuit S, the output of the circuit 8 being connected to the input of the integration circuit 8. The control circuitry UrCg is removed from the output of the circuit 8. In the open loop mode, the output of the integration circuit 8 is controlled by the voltage Urea, the value of which changes the tuning voltage values U1, applied from the output of the control circuit 5 to the input of the input circuit 8. The signal from the stabilized oscillator fosc passes through the gate during the gating pulse a circuit for forwarding a preset return counter 2, hereinafter a counter which reads the frequency of the stabilized oscillator. In the end of the gate pulse UHost, the counter Qi to QN, 2 number A in the binary code. Upon completion of the gate pulse UH, the control circuit S resets the counter 2.

Po naladění oscilátora na žiadanú hodnotufrekvencie f osc ž sa zopnutím spínača Š od-pojí ladiace napatie Ut od vstupu integrač-ného obvodu 8 a po ukončení hradlovaciehoimpulzu UH riadiaci obvod S zablokuje nulo-vanie čítača 2, zapíše do pamaťového obvodu3 číslo A, ktoré je na výstupoch Qi až QNčítača 2, přepne hradlovací obvod i tak, žepočas nasledujucich hradlovacích impulzovUH je signál s hodnotou skutočnej frekvenciefnsc s z oscilátora přivedený na vstup vzad-čítača 2, ktorého výstupy Qi až QN sú vždypřed príchodom hradlovacieho impulzu UHpřednastavené z výstupu pamaťového obvo-du 3 na číslo A. Počas nasledujúcich hradlo-vacích impulzov dochádza v podstatě k od-čítaniu skutočnej hodnoty frekvencie fosc sod žiadanej hodnoty fosc ž Ak sa hodnotafrekvencie vplyvom nestabilita oscilátorazvýši, výstup Qn s najváčšou váhou bitu čí-tača 2 má úroveň H, ak sa hodnota frekven- 243792 6 cie f ose s zníži, je na výstupe QN logická úro-veň L. Při rovnosti fosc s a f osc ž změní sa hod-nota logickej úrovně signálu BO čítača 2.Vyhodnocovací obvod 6 z hodnoty logickejúrovně na výstupe QN a BO čítača 2 určí po-měr medzi fosc s a fosc i a po příchode vzor-kovacieho impulzu Uv sa na jeho príslušnomvýstupe Z alebo X objaví impulz, ktorý zop-ne příslušný prúdový zdroj v obvode prúdo-vých zdrojov 7. Výstup obvodu prúdovýchzdrojov 7 je připojený na vstup integračnéhoobvodu 8. Signály Z, X z výstupu vyhodno-covacího obvodu 6 sú zároveň přivedené navstup riadiaceho obvodu 5, ktorý za před-pokladu fosc s =1= fosc ž signálom Up, resp. Upumožní přechod signálu HN cez hradlovacíobvod 1 na příslušný vstup čítača 2. Týmto signálom je čítač 2 inkrementovanýdo nuly. Počas krokovania čítača 2 do nulyje signálom Z alebo X zopnutý příslušnýprúdový zdroj, teda hodnota změny napátiaAU v integračnom obvode 8 je úměrná vel-kosti odchýlky fosc s od f osc -i .After tuning the oscillator to the desired value of the oscillation frequency, the switching voltage T1 is disconnected from the input of the integration circuit 8 by switching the switch S, and after the gate pulse UH is terminated, the control circuit S blocks the counter 2, writes a number A to the memory circuit3 which is at the outputs Qi to Q of the counter 2, the gating circuit switches over so that during the following gating pulses H, the actual frequency signal from the oscillator is applied to the input of the counter 2, whose outputs Qi to QN are preset from the memory circuit output before the gate pulse UH arrives 3 to A. During the subsequent gating pulses, the actual value of the frequency of the setpoint fosc s is essentially subtracted. If the frequency value is oscillator-driven due to instability, the output Qn with the highest bit weight of reader 2 has a H level if the frequency value 243792 6 c s f axis s decreases it is output QN logical level L. When fosc saf osc ž equals, the value of logical signal level BO changes counter 2. The evaluation circuit 6 determines the value of logical level at output QN and BO of counter 2 to determine the ratio between fosc and fosc ia after arrival. A pulse is generated at its respective output Z or X to switch the respective current source in the circuit of the current sources 7. The output of the current source circuit 7 is connected to the input of the integration circuit 8. The signals Z, X from the output of the evaluating at the same time, the input of the control circuit 5 is applied to the circuit 6, which, with the presumption fosc s = 1 = fosc, is signaled up or down. It allows the HN signal to pass through gating circuit 1 to the appropriate counter input 2. By this signal, counter 2 is incremented to zero. During stepping of the counter 2 to zero, the respective current source is switched by the signal Z or X, thus the value of the change of the voltage AU in the integration circuit 8 is proportional to the magnitude of the deviation fosc s from f osc-i.

Δ U = + —-J-. n . ThO AU — velkost změny napátia na výstu-pe integračného obvodu 8 + I — hodnota výstupného prudu obvo-du prúdových zdrojov 7 C — hodnota kapacity na vstupe inte-gračného obvodu 8 n — hodnota rozdielu medzi řosc s a£;jsc ž vyjádřená v počte krokovpotřebných na vynulovanie čítača2Δ U = + —- J-. n. ThO AU - magnitude of the voltage change on the output of the integration circuit 8 + I - the value of the output current of the current source circuit 7 C - the value of the capacity on the input of the integral circuit 8 n - the difference between steps needed to reset counter2

Th — dlžka peričdy referenčného hodi-nového signálu HnTh - the length of the reference clock signal Hn

Regulačná slučka s obvodom číslicovejsíabilizácie frekvencie pracuje vtedy správ-né, ak změna A U napatia Ureg na výstupeintegračného obvodu 8 mění hodnotu fosc sk hodnotě fosn ž .The control loop with the digital frequency stabilization circuit operates at that time if the A change of the Ureg voltage on the output circuit 8 changes the value of fosc to the value of fossil.

Priebeh signálov na obr. 2 znázorňuje: UH — hradlovací signálThe waveform of the signals in Fig. 2 shows: UH - gating signal

Up —- přepínací signál U, — impulzy na nnlovanie čítača 2Up — switching signal U, - counting pulses 2

Pr — impulzy na prednastavenie číta-ča 2 W — impulz na zápis do pamaťovéhoobvodu 3Pr - impulses for counter presetting 2 W - pulse for writing to memory circuit 3

Uv — vzorkovací impulzy BO — přenos nadol čítača 2 CA — přenos nahor čítača 2Uv - sampling pulses BO - transmission down the counter 2 CA - transfer up the counter 2

Qn — výstup čítača 2 s najváčšou vá-hou bituQn - counter output 2 with the largest bit weight

Hn — pomocný hodinový signál Z — signál určujúci poměr fosc S < f osc ž X — signál určující poměr fosc s > f osc /.Hn - auxiliary clock signal Z - signal determining ratio fosc S <f osc X X - signal determining ratio fosc s> f osc /.

Us —- zapnutie stabilízačnej slučky,spínača S část a) obr. 2 zobrazuje příklad fosc S > f osc ž část bj obr. 2 zobrazuje příklad fosc s < f osc ž část c) obr. 2 zobrazuje příklad fosc S f osc žFig. 2 shows an example of fosc s <f osc ž part c) Fig. 2 shows an example of fosc s <f osc část part c) fig.

Obr. 3 je příklad možného zapojenia obvo-dov 1, 2, 3, B, 7 a 8 tvoriacich základ obvo-dov číslicovej síabilizácie frekvencie. Hrad-lovací obvod 1 pozostáva z hradla Hl, naktorého jeden vstup je přivedený fosc, nadruhý vstup sú prívádzané hradlovacie im-pulzy UH. Výstup z hradla Hl je přivedenýna jeden zo vstupov hradiel H2 a H3. Nadruhý vstup hradla H3 je privádzaný signálUP a na druhý vstup hradla H3 je privádza-ný signál Hn. Výstup z hradla H2 je přivede-ný na vstup CU čítača ,2. Výstup z hradla H3je přivedený na vstup CD čítača 2. Na vstupR čítača 2 sú přivedené nulovacie impulzy U;1a na vstup L sú přivedené prednastavovacieimpulzy Pr, zároveň výstupy QA až QN sú při-pojené na vstup Dl až DN pamaťového ob-vodu 3, přitom výstupy Qi až QN pamaťovéhoobvodu 3 sú připojené na prednastavovacievstupy A až N čítača 2, ktorého výstup QNs najváčšou váhou bitu je přivedený na vstuphradla H4 a zároveň na jeden vstup hradlaH7. Výstup BO je připojený na jeden zo vstu-pov hradla HS vyhodnocovacieho obvodu 6.Vzorkovacie impulzy Uv sú přivedené na dru-hý vstup hradla H5 a zároveň na druhý vstuphradla H7. Výstup hradla H4 je připojenýna třetí vstup hradla HS. Výstup Z z hradlaH5 je propojený na vstup hradla HS. Výstupz hradla H6 je připojený cez odpor R2 nabázu tranzistora T2, emitor ktorého je při-pojený na nulové napátie. Kolektor tranzis-tora T2 je připojený cez odpor R4 na bázutranzistora T3 a zároveň na jeden vývod od-poru R6. Emitor tranzistora T3 je připojenýcez odpor R7 do spoločného bodu s odpormiR9, R6 a R3 a kondenzátora C2. Druhý bododporu R9 je připojený na napájacie napátieFIG. 3 is an example of possible circuitry 1, 2, 3, B, 7 and 8 forming the basis of the digital frequency stabilization. The fortification circuit 1 consists of a gate H1, one input being fosc, the other the input gating pulses UH. The output from gate H1 is fed to one of the gate gates H2 and H3. The second gate input H3 is supplied with the signal and the second input of the gate H3 is the input signal Hn. The output of the H2 gate is fed to the CU counter input, 2. The output of the gate H3 is applied to the input CD of the counter 2. The input R of the counter 2 is supplied with the reset pulses U1a, and the input L are supplied with presetting pulses Pr, while the outputs QA to QN are connected to the input D1 to DN of the memory circuit 3 the outputs Q1 to QN of the memory circuit 3 are connected to the presetting inputs A to N of the counter 2, whose output QN with the largest bit weight is applied to the input H4 and simultaneously to one gate input H7. The BO output is connected to one of the gate gates of the HS evaluation circuit 6. The sampling pulses Uv are applied to the second gate input H5 and simultaneously to the second gate H7. The gate gate H4 is connected to the third gate gate HS. The output Z of gate H5 is connected to the gate port HS. The output of gate H6 is connected via resistor R2 to transistor T2, the emitter of which is connected to zero voltage. The transistor transducer T2 is connected via a resistor R4 to the base of the transistor T3 and at the same time to the terminal R6. The emitter of transistor T3 is connected to resistor R7 to a common point with resistors R9, R6 and R3 and capacitor C2. The second R9 is connected to the power supply

Claims

SUBJECT

Connection of a digital frequency stabilization circuit consisting of a control circuit to which a frequency normal is connected, the control circuit being further connected to the gating circuit inputs, counter inputs, memory circuit inputs, evaluation circuit inputs, and integration circuit inputs, the gate circuit outputs are connected to the respective inputs of the counter, the outputs of which are connected to the inputs of the memory circuit, the outputs of the memory circuit are connected to the presetting inputs of the counter, while the outputs of the counter are connected to the inputs of the evaluation circuit are connected to the input of the current source circuit; to the input of the integrated circuit, characterized in that the corresponding outputs of the counter (

2) and the outputs of the evaluation circuit (6) are connected to respective inputs of the control circuit (5j), the respective output of the control circuit (5) being connected to the respective input of the gating circuit (1).

3 sheets of drawings