CS243792B1 - Zapojenie obvodu číslicovej stabilizácie frekvencie - Google Patents

Description

243792

Vynález sa týká zapojenia obvodu číslico-vé] stabilizácie frekvencie.

Doterajšie zapojenia pre číslicovú stabili-záciu frekvencie pracujú tak, že binárněčíslo z čítača je přivedené na vstup pama-ťového obvodu. Výstupy z pamaťového obvo-du sú přivedené na prednastavovacie vstupyčítača. V případe zapnutia stabilizačnej sluč-ky sa načítaný údaj o hodnotě frekvenciezapíše do pamaťového obvodu. Od tohto ú-daja sa odčítava meniaca sa skutočná hod-nota frekvencie. Podl'a okamžité] hodnotyznamienka rozdielu vyhodnocovací obvodurčí směr odchýlky a zopne příslušný prú-dový zdroj. Prúdové zdroje zaistia zváčše-nie, resp. zmenšenie regulačného napátia navýstupe regulačného obvodu.

Obvod číslicovej stabilizácie frekvenciepomocou vyhodnocovacieho obvodu určí zvýstupov čítača, teda z logickej úrovně bitus najvačšou váhou a přenosu, směr odchýlky.Neurčí však velkost' rozdielu, o ktorú sazměnila skutočná hodnota frekvencie odžiadanej, a preto pri nerovnosti vždy doladíoscilátor len o konštantnú hodnotu Δί, kde Δί — minimálna hodnota změny frek-vencie, ktorú je sústava schopnázaregistrovat a doladit

Takýto regulačný obvod sa stává pri vač-ších změnách frekvencie ako je Δί v priebe-hu jedného porovnávacieho cyklu pomalý azároveň nám neumožňuje rýchle preladeniena inú hodnotu frekvencie pri externom o-vládaní prednastavovacích vstupov čítača.

Uvedené nedostatky odstraňuje zapojenieobvodu číslicovej stabilizácie frekvencie,ktoré pozostáva z riadiaceho obvodu, na kto-rý je připojený frekvenčný normál, pričomriadiaci obvod je ďalej připojený na vstupyhradlovacieho obvodu, na vstupy pamáťové-ho obvodu, na vstupy vyhodnocovacieho ob-vodu, výstupy hradlovacieho obvodu sú při-pojené na příslušné vstupy čítača, příslušnévýstupy čítača sú připojené na vstupy pama-tového obvodu, pričom výstupy pamaťovéhoobvodu sú připojené na prednastavovacievstupy čítača, zároveň výstupy čítača sú při-pojené na vstupy vyhodnocovacieho obvodupričom výstupy vyhodnocovacieho obvolu súpřipojené na vstupy obvodu prúdových zdro-jov a výstupy obvodu prúdových zdrojov súpřipojené na vstup integračného obvodu po-dlá vynálezu, ktorého podstata je v tom, žepříslušné výstupy čítača a výstupy vyhod-nocovacieho obvodu sú připojené na přísluš-né výstupy riadiaceho obvodu sú připojenéna příslušné vstupy hradlovacieho obvodu.

Zavedením tejto číslicovej spatnej vázbysa zaistí velkost odchýlky skutočnej odchýl-ky frekvencie od zadanej, tým, že sa čítačvhodné inkrementuje do nuly. Obvod číslico-vej stabilizácie frekvencie sa stává adaptív-nym, teda velkost změny dolaďovacieho na-patia. je úměrná velkosti odchýlky skutočnejhodnoty frekvencie od zadanej.

Na přiložených výkresoch je znázorněnéna obr. 1 zapojenie obvodov číslicovej sta-bilizácie frekvencie, na obr. 2 je znázorněnýpříklad priebehov riadiacich signálov a naobr. 3 je znázorněné jedno z možných kon-krétných zapojení podlá vynálezu.

Zapojenie obvodov číslicovej stabilizáciefrekvencie na obr. 1 pozostáva z riadiacehoobvodu 5, na ktorý je připojený frekvenčnýnormál 4, riadiaci obvod 5 je ďalej připojenýna vstupy hradlovacieho obvodu 1, na vstu-py čítača 2, na vstupy pamaťového obvodu3, na vstupy vyhodnocovacieho obvodu 6 ana vstup integračného obvodu 8, výstupyhradlovacieho obvodu 1 sú připojené na pří-slušné vstupy čítača 2, ktorého výstupy súpřipojené na vstupy pamaťového obvodu 3,pričom výstupy pamaťového obvodu 3 súpřipojené na prednastavovacie vstupy čítača2, zároveň výstupy čítača 2 sú připojené navstupy vyhodnocovacieho obvodu 6 a navstupy riadiaceho obvodu 5, pričom výstupyvyhodnocovacieho obvodu 6 sú připojené navstupy obvodu prúdových zdrojov 7 a navstupy riadiaceho obvodu S, pričom výstupyobvodu prúdových zdrojov 7 sú připojené navstup integračného obvodu 8. Z výstupu in-tegračného obvodu 8 sa odoberá regulačněnapatie UrCg. V režime otvorenej régulačnej slúčky jena výstupe integračného obvodu 8 regulačněnapatie Urea, ktorého hodnota sa mění podláhodnoty ladiaceho napatia Ui, privádzanéhoz výstupu riadiaceho obvodu 5 na vstup in-tegračného obvodu 8. Signál zo stabilizova-ného oscilátora fosc prechádza počas hradlo-vacieho impulzu cez hradlovací obvod navstup vpřed prednastavitelného vratnéhočítača 2, ďalej len čítača, ktorý' načítavafrekvenciu stabilizovaného oscilátora. V oka-mihu ukončenia hradlovacieho impulzu UHostane na výstupoch Qi až QN čítača ,2 čísloA v binárnom kóde. Po ukončení hradlova-cieho impulzu UH riadiaci obvod S vynuluječítač ,2.

Po naladění oscilátora na žiadanú hodnotufrekvencie f osc ž sa zopnutím spínača Š od-pojí ladiace napatie Ut od vstupu integrač-ného obvodu 8 a po ukončení hradlovaciehoimpulzu UH riadiaci obvod S zablokuje nulo-vanie čítača 2, zapíše do pamaťového obvodu3 číslo A, ktoré je na výstupoch Qi až QNčítača 2, přepne hradlovací obvod i tak, žepočas nasledujucich hradlovacích impulzovUH je signál s hodnotou skutočnej frekvenciefnsc s z oscilátora přivedený na vstup vzad-čítača 2, ktorého výstupy Qi až QN sú vždypřed príchodom hradlovacieho impulzu UHpřednastavené z výstupu pamaťového obvo-du 3 na číslo A. Počas nasledujúcich hradlo-vacích impulzov dochádza v podstatě k od-čítaniu skutočnej hodnoty frekvencie fosc sod žiadanej hodnoty fosc ž Ak sa hodnotafrekvencie vplyvom nestabilita oscilátorazvýši, výstup Qn s najváčšou váhou bitu čí-tača 2 má úroveň H, ak sa hodnota frekven- 243792 6 cie f ose s zníži, je na výstupe QN logická úro-veň L. Při rovnosti fosc s a f osc ž změní sa hod-nota logickej úrovně signálu BO čítača 2.Vyhodnocovací obvod 6 z hodnoty logickejúrovně na výstupe QN a BO čítača 2 určí po-měr medzi fosc s a fosc i a po příchode vzor-kovacieho impulzu Uv sa na jeho príslušnomvýstupe Z alebo X objaví impulz, ktorý zop-ne příslušný prúdový zdroj v obvode prúdo-vých zdrojov 7. Výstup obvodu prúdovýchzdrojov 7 je připojený na vstup integračnéhoobvodu 8. Signály Z, X z výstupu vyhodno-covacího obvodu 6 sú zároveň přivedené navstup riadiaceho obvodu 5, ktorý za před-pokladu fosc s =1= fosc ž signálom Up, resp. Upumožní přechod signálu HN cez hradlovacíobvod 1 na příslušný vstup čítača 2. Týmto signálom je čítač 2 inkrementovanýdo nuly. Počas krokovania čítača 2 do nulyje signálom Z alebo X zopnutý příslušnýprúdový zdroj, teda hodnota změny napátiaAU v integračnom obvode 8 je úměrná vel-kosti odchýlky fosc s od f osc -i .

Δ U = + —-J-. n . ThO AU — velkost změny napátia na výstu-pe integračného obvodu 8 + I — hodnota výstupného prudu obvo-du prúdových zdrojov 7 C — hodnota kapacity na vstupe inte-gračného obvodu 8 n — hodnota rozdielu medzi řosc s a£;jsc ž vyjádřená v počte krokovpotřebných na vynulovanie čítača2

Th — dlžka peričdy referenčného hodi-nového signálu Hn

Regulačná slučka s obvodom číslicovejsíabilizácie frekvencie pracuje vtedy správ-né, ak změna A U napatia Ureg na výstupeintegračného obvodu 8 mění hodnotu fosc sk hodnotě fosn ž .

Priebeh signálov na obr. 2 znázorňuje: UH — hradlovací signál

Up —- přepínací signál U, — impulzy na nnlovanie čítača 2

Pr — impulzy na prednastavenie číta-ča 2 W — impulz na zápis do pamaťovéhoobvodu 3

Uv — vzorkovací impulzy BO — přenos nadol čítača 2 CA — přenos nahor čítača 2

Qn — výstup čítača 2 s najváčšou vá-hou bitu

Hn — pomocný hodinový signál Z — signál určujúci poměr fosc S < f osc ž X — signál určující poměr fosc s > f osc /.

Us —- zapnutie stabilízačnej slučky,spínača S část a) obr. 2 zobrazuje příklad fosc S > f osc ž část bj obr. 2 zobrazuje příklad fosc s < f osc ž část c) obr. 2 zobrazuje příklad fosc S f osc ž

Obr. 3 je příklad možného zapojenia obvo-dov 1, 2, 3, B, 7 a 8 tvoriacich základ obvo-dov číslicovej síabilizácie frekvencie. Hrad-lovací obvod 1 pozostáva z hradla Hl, naktorého jeden vstup je přivedený fosc, nadruhý vstup sú prívádzané hradlovacie im-pulzy UH. Výstup z hradla Hl je přivedenýna jeden zo vstupov hradiel H2 a H3. Nadruhý vstup hradla H3 je privádzaný signálUP a na druhý vstup hradla H3 je privádza-ný signál Hn. Výstup z hradla H2 je přivede-ný na vstup CU čítača ,2. Výstup z hradla H3je přivedený na vstup CD čítača 2. Na vstupR čítača 2 sú přivedené nulovacie impulzy U;1a na vstup L sú přivedené prednastavovacieimpulzy Pr, zároveň výstupy QA až QN sú při-pojené na vstup Dl až DN pamaťového ob-vodu 3, přitom výstupy Qi až QN pamaťovéhoobvodu 3 sú připojené na prednastavovacievstupy A až N čítača 2, ktorého výstup QNs najváčšou váhou bitu je přivedený na vstuphradla H4 a zároveň na jeden vstup hradlaH7. Výstup BO je připojený na jeden zo vstu-pov hradla HS vyhodnocovacieho obvodu 6.Vzorkovacie impulzy Uv sú přivedené na dru-hý vstup hradla H5 a zároveň na druhý vstuphradla H7. Výstup hradla H4 je připojenýna třetí vstup hradla HS. Výstup Z z hradlaH5 je propojený na vstup hradla HS. Výstupz hradla H6 je připojený cez odpor R2 nabázu tranzistora T2, emitor ktorého je při-pojený na nulové napátie. Kolektor tranzis-tora T2 je připojený cez odpor R4 na bázutranzistora T3 a zároveň na jeden vývod od-poru R6. Emitor tranzistora T3 je připojenýcez odpor R7 do spoločného bodu s odpormiR9, R6 a R3 a kondenzátora C2. Druhý bododporu R9 je připojený na napájacie napátie

Claims (3)

1. 243792 UN. Výstup X z hradla H7 je cez odpor R1připojený na bázu tranzistora TI, emitorktorého je připojený na nulové napátie. Ko-lektor TI je připojený na odpor R3 na bázuT4 a cez odpor R5 na nulové napátie. EmitorT4 je cez odpor R8 připojený na nulové na-patie. Kolektory tranzistorov T3 a T4 sú spo-jené a tvoria výstup obvodu prúdových zdro-jov 7, sú připojené na vstup integračnéhoobvodu 8, na vstup ktorého je zároveň při-vedené ladiace napátie Ul. Vstup integrač-ného obvodu 8 tvoří jeden vývod integrač-ného kondenzátora Ct, ktorého druhý vývodje připojený na nulové napátie, ďalej riadia-ca elektroda polom riadeného tranzistoraTS, ktorého kolektor je spojený s kolektoromtranzistora T6 a sú připojené na napátie Nn.Emitor trazistora TS je připojený cez odporR10 na nulové napátie, zároveň je připojenýna bázu tranzistora T6, ktorého emitor jecez odpor Rll připojený tiež na nulové na-patie. Z emitora tranzistora T6 sa odoberá napátie Ureg na ladenie a dolaďovanie sta-bilizovaného oscilátora. Činnosí týchto konkrétných obvodov čís-licovej stabilizácie frekvencie je zřejmá zopisu činnosti obvodu číslicovej stabilizáciefrekvencie podlá obr. 1 a obr.
2. 2. Frekvenčný normál 4 a riadiaci obvod Sz obr. 1 možu byť vytvořené jednoúčelovopre obvod číslicovej stabilizácie frekvencie,možu byť však súčasťou riadiacej mikropro-cesorovej jednotky. Takúto regulačnú sústa-vu v spojení s vhodným oscliátorom je mož-né použiť ako základ pre číslicovo riadenýgenerátor sinusového signálu, na číslicovéladenie s předvolbou v televíznych a roz-hlasových prijímačoch, tam, kde je potřeb-ná vysoká presnosť a dlhodobá stabilita na-stavenej hodnoty. Pri stabilizácii oscilátorovz vysokou hodnotou frekvencie je potřebnépoužiť predradený dělič, připadne superpo-novat pásmo frekvenčnej nestability na ta-kú hodnotu frekvencie, ktorú sú schopnéspracovať obvody TTL. PREDMET Zapojenie obvodu číslicovej stabilizáciefrekvencie pozostávajúce z riadiaceho obvo-du na ktorý je připojený frekvenčný normál,príčom riadiaci obvod je dalej napojený navstupy hradlovacieho obvodu, na vstupy čí-tača, na vstupy pamáťového obvodu, na vstu-py vyhodnocovacieho obvodu a na vstup in-tegračného obvodu, výstupy hradlovacie ob-vodu sú připojené na příslušné vstupy čítače,ktorého výstupy sú připojené na vstupy pa-mátového obvodu, pričom výstupy pamáťo-vého obvodu sú připojené na prednastavo- YNÁLEZU vacie vstupy čítača, zároveň výstupy čítačasú připojené na vstupy vyhodnocovaciehoobvodu sú připojené na vstup obvodu prúdo-vých zdrojov a výstup obvodu prúdovýchzdrojov je připojený na vstup integračnéhoobvodu, vyznačuje sa tým, že příslušné vý-stupy čítača (2) a výstupy vyhodnocovaciehoobvodu (6) sú připojené na příslušné vstupyriadiaceho obvodu (5 j, pričom příslušný vý-stup riadiaceho obvodu (5) je připojený napříslušný vstup hradlovacieho obvodu (1).
3. 3 listy výkresov