CS243447B1 - Generátor cyklických kódů - Google Patents

Abstract

ŘeSení so týká oboru číslicová techniky, blíže obvodů pro sobespečení přenosu dat. OSelen řežení je obvod pro výpočet cyklického zabezpečovacího kódu e Mlýn poete· ovládacích svorek, jednoduchý*! klopnými obvody a z vysokou funkční univerzálností. Generátor cyklického kódu jo seetaven z řadiče samočinné so nastavujícího do svého výchosího stavu, strojního dekodéru, registru dat, registru režimu výběrového obvodu a pracovního registru · vyhodnocovacím obvodo*. Řadič jo vybaven výstupní svorkou K o dávkování synchronizačních impulsů. okovecí svorkou a nejméně Jednou řídieí svorkou pro přepojování pracovního registru ne Jeden nebo dve paralelní posuvná registry. Generátor lso použít samostatně nebo va spojení s mikroprocesorovým systémem pro ssbospoSování přenosu číslicových dat po přenosových vedeních, energetických sítích apod.

Description

Vynález řeěí generátor cyklických kódů s vysokou funkční univerzálnosti. Je určen zejména pro realizaci znakové orientovaných protokolů přenosu dat, které předepisuji výpočet zabezpečovacího znaku CRC z přenéSeného bloku dat s možným vynecháváním některých slov.

Dosud zněná řeěení používají například zpoždovací registry zapojené ve vstupní· toku dat, ve kterých se paralelně indikuje hledané slovo. Jiným dosud známým způsobem je paralelní generátor cyklických kódů zapojený do počítačového systému, který vkládá jen znaky určené k výpočtu znaku CRC.

Nevýhodou těchto řeěení je značná složitost, značný počat ovládacích svorek a navíc je nelze použít pro samostatný sériový provoz vně počítačového systému.

Nevýhody známých řeěení odstraňuje generátor cyklického kódu podle vynálezu, jehož podstata spočívá v tom, že jeho řadič je svou spouštěcí svorkou připojen k první výstupní svorce vstupního dekodéru a k zapisovací svorce registru dat, jehož synchronizační svorke je spolu se synchronizační svorkou pracovního registru připojena k výstupní svorce řadiče, jehož vstupní svorka je připojena k druhé výstupní svorce vstupního děkodéru a k zapisovací svorce registru režimu, jehož první výstupní svorka je apojena s blokovací svorkou řadiče a s ovládací svorkou výběrového obvodu, jehož první vstupní svorka je spojena so sériovou výstupní svorkou registru dat a jehož druhá vstupní svorka tvoří sériovou vstupní svorku generátoru cyklického kódu a jehož výstupní svorka je spojena se vstupní svorkou pracovního registru, jehož programovací svorky jsou připojeny k odpovídající· výstupní· svorkáa dekodéru polynomů, jehož vstup je připojen k druhému výstupu registru režimu, přičemž vyhodnocovací obvod je svými vstupy připojen k výstupům pracovního registru, jehož poeouvací svorka je připojena k řídicí svorce řadiče, kterou tvoří výstupní svorka řídicího klopného obvodu, jehož hodinová svorka je spojena se vstupní svorkou řadiče a jehož vstupní svorka je přee první součinové hradlo připojena k nulovací svorce e k nastavovací svorce řadiče.

Výhodné jsou 1 jiné úpravy generátoru cyklických kódů podle vynálezu, z nichž jedna spočívá v tom, že řadič s řídicím klopný· obvode· a první· součinovým hradlem obsahuje čítač s přenosovým hradlem, jehož výstupní evorka je spojena e první vstupní svorkou druhého součinového hradla, jehož výstupní svorka je spojena se vstupní svorkou přídavného klopného obvodu, jehož výstupní svorka je připojena spět ne druhou vstupní svorku druhého součinového hradla, přičemž výstupní svorky tří klopných obvodů čítače i přídavného klopného obvodu jsou spojeny e odpovídajícími vstupními svorkami detekčního hradle, Jehož výstupní svorka je připojena na vstup prvního klopného obvodu čítače, hodinové svorky všech klopných obvodů čítače i přídavného klopného obvodu jsou spojeny e hodinovou svorkou řadiče, k níž je připojena i první vstupní svorke blokovacího hradla, jehož druhá vstupní svorka je spojena e výstupní svorkou přídavného klopného obvodu a jehož třetí vstupní svorka tvoří blokovací svorku řadiče, jehož spouštěcí svorku tvoří nastavovací svorka přídavného klopného obvodu.

Generátor cyklických kódů podle vynálezu má značné výhody, nebol je univerzální, počet ovládacích svorek je malý a je přito· zachována jednoduchost zapojení.

Příklady zapojení podle vynálezu Jsou znázorněny ne připojených vyobrazeních, kde ne obr. 1 je blokové schéma generátoru cyklických kódů a jedno nožné provedení jeho řadiče, na obr. 2 je jiná úprava řadiče a Jeho připojení k pracovnímu registru a na obr. 3 Je znázorněno vybavení generátoru cyklických kódů generátorem parity.

Řadič £ v zapojení na obr. 1 obsahuje známým způsobe· zapojený čítač nedulo 8 ee třeni klopnými obvody 16. 17. 18. jejichž hodinové svorky jaou připojeny k hodinové svorce £5 řadiče £.

Výstupní svorka přenosového hradla 19 tohoto čítače je připojené k první vstupní svorce součinového hradle 95. jehož výstupní svorke je spojena se vstupní svorkou přídavného klop3 ného obvodu 22.· Výstupní svorka klopného obvodu 90 je vedena spět na druhou vstupní svorku součinového hradla 95. Hodinové svorka přídavného klopného obvodu 90 je připojena k hodinové svorce JLS.» k níž je připojena i vstupní svorke druhé součtové sekce blokovacího hradla 21, jehož výstupní svorke tvoří výstupní svorku 10 řadiče χ.

Negační výstupní svorky klopných obvodů 16. 1£, 12 a 22 jsou připojeny ke vstupnímu svorkám detekčního hradla 94. jehož výstupní svorka je připojena ke vstupním svorkám klopného obvodu 16.

Nastavovací svorka přídavného klopného obvodu 90 je připojena ke spouStécí svorce 11 řadiče X, které je připojena k první výstupní svorce £1 vstupního dekodéru £ a k zapisovací svorce 31 registru £ dat.

Jeho synchronizační svorka 30 je spolu se synchronizační svorkou £0 pracovního registru 2 připojena k výstupní svorce 10 řadiče X· čtyři výstupní svorky 410 sž 470 dekodéru pólynomu £ jsou připojeny k odpovídajícím čtyřem programovacím svorkám 501 až 5070 pracovního registru 2·

Jeho výstupní svorka 22 tvoři sériovou výstupní svorku generátoru cyklického kódu. Souhrnné označené dva výstupy 55. 56 pracovního registru 2 Jsou připojeny k odpovídajícím dvěma souhrnné označeným vstupům 85. 86 vyhodnocovacího obvodu 2·

Vstupní svorka 51 pracovního registru 2 d· spojena s výstupní svorkou 64 výběrového obvodu £, jehož první vstupní svorke ££ je připojena k sériové výstupní svorce 32 registru 2 dat a jehož druhé vstupní svorka £2 tvoři sériovou vstupní svorku generátoru cyklického kódu.

Ke druhé výstupní svorfce 72 vátuoniho dekodéru £ je připojena zapisovací svorka 21 registru £ režimu a vstupní svorka 12 řadiče X· Ta je tvořena hodinovou svorkou řídicího klop ného obvodu 22, J*hoé výstupní svorka tvoři řídicí svorku 14 řadiče X, připojenou k přídavné švorc* 2i pracovního registru 2· Vstupní svorka klopného obvodu 92 je přes součinové hradlo 93 připojena k nulovací svorce 03 a k nastavovací svorce 04 řadiče X.

První výstup ££ registru £ režimu je připojena k ovládací svorce 61 výbérového obvodu 2 a k blokovací svorce 12 řadiče 1, tvořeného první vstupní svorkou první součtové selfče blokovacího hradla 21· Druhá vstupní svorka této součtové sekce je spojena s negační výstupní svorkou přídavného klopného obvodu 90 řadiče 1.

Souhrnně označený výstup 24 registru £ režimu je spojen se souhrnné označeným vstupem £1 dekodéru £ polynomu. Souhrnné označený vstup 23 registru £ režimu, souhrnnč označený vstup ££ registru £ dat, souhrnnč označené výstupy 55. 56 nulovací svorka 03 a nastavovací svorka ££ řadiče £ a výstupy 21, 22 vyhodnocovacího obvodu 2 jsou přes neznázorněný vstup /výstupní blok připojeny k odpovídajícím rovněž neznázorněným obousměrným vývodům generátoru cyklického kódu.

Bsgistř £ režimu mé známé vnitřní zapojení s řadou například hladinových klopných obvodů s js určen pro uložení řídicí slabiky generátoru cyklického kódu přivedené na jeho souhrami osnačsný vstup £2· Registr £ dat js rovnéž známým způsobem zapojen z hranových klopných obvodů jako paralelně-sériový převodník dat vkládaných do něho z jeho souhrnně označeného vstupu £2 · posouvaných as Jeho sériovou výstupní svorku ££ hodinovými impulsy přiváděnými nm jeho synchronisační svorku ££.

Vstupní dekodér £ né vnitřní sapojení takové, aby podle kombinace sedané na jeho vstupní svorky ££, £2, ££ vsnikl as jeho první výstupní svorce 11 aktivní signál k sépisu dat s neznázorněných obousměrných vývodů do registru £ dat, aby na jeho druhé výstupní svores ££ vznikl aktivní signál k sépisu řídicího slova s neznázorněných obousměrných vývodů do registru £ račímu s aby mm jeho třetím souhrnné označeném výstupu ££ vsnikl aktivní signál k řízení neznázomčnáho vstup/výatupního bloku.

8434*7

Výběrový obvod £ realizuje funkci dvouvstupováho multiplexoru řízeného ovládací svorkou 61. Pracovní registr 2 J· známým způsoben zapojen jako zpětnovazební posuvný registr, mezi jehož klopná obvody jsou zapojeny vazební členy, která lze přes jejich progranovecí svorky 5010. 5030 . 5050. 5070 ovládat tak, že bui opakují vstupní signál, nebo realizují logicko;; funkci nonokvivzlence.

Pracovní registr*se tín nastavuje na džlaní sedaným polynomem. Programovací avorky 5010 až 5070 těchto vazebních členů jsou připojeny k odpovídajícím výstupním svorkám 410 až 470 dekodéru £ polynomu.

Tpn je realizován jako známý kombinační obvod, převádějící kód polynonu zadaný do registru 2 režimu na odpovídající kombinaci signálů programujících vazební členy pracovního registru g. Vyhodnocovací obvod g je libovolným známým způsobem zapojený kombinační obvod, který na svém výstupu 81 indikuje, že celý pracovní registr g ae nachází v například nulován stavu a na sván dalěím výstupu 82 indikuje, že ae pracovní regiatr nachází v jiném určitém stavu.

Čítač module 8 řadiče X ja tvořený třeni klopnými obvody gg, IX, 18 a spolu a přídavným klopnýn obvodem 90 a blokovacím hradlem 91 slouží k dávkování hodinových inpulsů procházejících z hodinová svorky gg na výstupní svorku gg řadiče X.

Nacházejí-li se klopná obvody gg, 17. gg a gg po zapnutí napájecího zdroje například ve stavu O, jo na vstupech věech tří klopných obvodů 16. 17. 18 neaktivní kladný signál a na vatupu klopného obvodu 90 nulový signál, takže vžechny klopná obvody setrvávají ve sván stavu O, bez ohledu na přicházející hodinová impulsy.

Nacházejí-li so například klopná obvody gg, 17. 18 ve stavu *0 a klopný obvod gg vo stavu 1”, ja na vstupech klopného obvodu 16 aktivní nulový signál z detekčního hradla g£a a čítač pracuje tak dlouho, až aa na výstupní svorce přenosového hradla 19 objeví nulový signál, jimž ao pak klopný obvod 90 uvede do stavu 0 a čítač se zastaví opět aa věemi klop nýml obvody gg, gg, gg vo stavu O*.

Podobni do tohoto stavu čítač dočítá i v případě, že například klopný obvod 90 je ve stavu O a klopná obvody gg, 17. 18 v libovolném jiném atovu. Hodinovými impulsy přiváděnými na hodinovou svorku 15 řadičo jo tady zaručeno, že ae čítač i klopný obvod gg automaticky nastaví vždy do svého výchozího stavu O.

Spuětění čítače za provádí nulovým signálem přivedeným na spouštěcí svorku gg. řadiče g. Jim so klopný obvod 90 nastaví do stavu 1 a po osni hodinových inpulzzch opět přejde do výchozího stavu O*.

Při sériovén provozu generátoru cyklického kódu je na tři vstupní svorky 74. gg, gg vstupního dekodéru g přivedena teková vstupní kombinace, při níž je na druhá výstupní svorce 72 aktivní nulový signál a při níž je pomocí výstupu gg ovládán neznázornáný vetup/výstupní blok tak, že ne první výstupní svorku 22 registru g režimu může projít nulový signál zadaný z odpovídajícího neznázorněného obousměrného vývodu generátoru cyklického kódu.

Tímto signálem je výběrový obvod g přepnut tak, že na jeho výstupní svorku 64 nohou procházet data z jeho vatupní svorky 63 tvořící sériovou vstupní svorku generátoru cyklických kódů. Současně je blokovací hradlo 91 otevřeno pro trvalý průchod hodinových inpulsů z hodinová svorky 15 na výstupní svorku gg, neboť na blokovací svorce 13 řadiče χ je nulová napětí.

Řídicí klopný obvod 92 je hladinový, takže při nulován signálu na vstupní svorce gg řadiče X je průchozí a na po>eouvací svorce g£ pracovního registru g je pak signál rovný logickému součinu signálů na nulovací svorce 03 a nastavovací avorce g£ řadiče χ.

2434-47

Je-li tento logický součin nulový, pracuje pracovní registr g obvyklým způsobem, to jest dáte, přicházející na jeho vstupní svorku 51 dělí polynomem zadaným na souhrnní označený vstup g£ dekodéru g polynomů a takto zpracovaná data přesouvá na sériovou výstupní svorku 52·

Zpracování vstupních dat při sériovém provozu je také možno přerušit nebo ukončit bez zastavení hodinového signálu přivádšného na hodinovou svorku 15 a to tak, že z neznázornžného obousmirného vývodu se na první výstup 22 registru Z režimu sadá kladný signál indikující ukončení sériového provozu.

Jím se vytvoří kladný signál i ns výstupní svorce 10 řadiče £, nebol klopný obvod gg se nachází ve sván výchozím stavu O. Tlm je zablokováno vytváření synchronizačních Impulsů na výstupní svorce 10 a pracovní registr g se zastaví.

Vhodnou kombinací zadanou na vstupní svorky gg, 75. g6 vstupního dekodéru g lze přes neznázornšný vstup/výztupni blok výstup 73 nastavit tak, že na odpovídající obousměrné vývody procházejí*signály z výstupů 81. 82 vyhodnocovacího obvodu 8 a čte se tak výsledek zpracování vstupních dat.

Je-li na nastavovací i nulovací svorce gg, 04 kladný signál, pak přes průchosí klopný obvod 92 projde i na posouvací svorku 54 pracovního registru g kladný aktivní signál. Jím se všechny neznázornšné vazební členy uvnitř pracovního registru g, bez ohledu ns signály na jejich programovacích svorkách 5010 ai 5070. přepnou tak, že pracují jako pouhé opakovači členy. Celý pracovní registr g je tak sapojen jako posuvný registr se vstupní svorkou 51 a výstupní svorkou gg.

Blíže bude tento režim činnosti objasnšn v souvislosti s obr. 2.

Při paralelním provozu generátoru cyklického kódu je na vstuppí svorky gg, gg, 76 vstupního dekodéru g přivedena nejprve taková kombinace, při níž je na druhé výstupní svorce 72 aktivní nulový signál.

Současnš je při ní pomocí výstupu 73 ovládán nesnázornšný vstup/výstupní blok tak, že do registru £ režimu se z neznázorněných obousměrných vývodů uloží 8-bitová řídicí slabika taková, že na první výstupní svorce 22 registru Z režimu se objeví kladný signál.

Tímto signálem je výběrový obvod g přepnut tak, že na jeho výstupní svorku 64 mohou procházet data ze sériové výstupní svorky 32 registru £ dat. Blokovací hradlo 91 pak na výstupní svorce 10 řadiče £ realizuje logický součet signálů z negačnl výstupní svorky přídavného klopného obvodu 90 a hodinových impulsů s hodinové svorky 15 řadiče £.

Po provedeném sápisu řídicího slova do registru 2 režimu je na vstupní svorky gg, gg,

7ii· vstupního dekodéru X přivedena na dobu jednoho hodinového taktu další kombinace, při níž je aktivní nulový signál na první výstupní svorce 71 a při níž je pomocí výstupu 73 ovládán neznázorněný vstup/výstupní blok tek, te do registru £ dat se z neznázorněných obousmšrných vývodů uloží 8-bitová datová slabika.

Současně s tím ee přes spouštěcí svorku 11 řadiče £ spustí již dříve popsaná činnost čítače v řadiči 1 a na výstupní svorce ££ vznikne osm synchronizačních impulsů. Registr £ dat je sapojen jako paralelnč-sériový převodník, takže těmito synchronizačními impulsy se přesun· jeho obsah přea sériovou výstupní svorku 32 s přes výběrový obvod g do pracovního registru g.

Poté ae sadá ns obousměrná vývody další datová slabika, čími aa čítač v řadiči £ znovu spustí a na jeho výstupní svorce 10 vsnikna dalších os· synchronizačních inpulsů.

/

Tato činnost se opakuje pro všechny další zadávané datové slabiky, které jsou tímto způsobem přesouvány do pracovního registru £ a v něm postupně zpracovávány stejným způsobem jako při sériovém provozu.

Stejnš tak jako při sériovém provozu lze vhodnou kombinací ne vstupních svorkách 74.

75. 76 vstupního dekodéru 2 nastavit neznázoměný vstup/výstupní blok tak, še lze číst ne odpovídající obousměrné vývody signály z výstupů 81. 82 vyhodnocovacího obvodu É£.

Navíc je možno jinými vstupními kombinacemi číst na tyto obousměrné vývody i signály ze souhrnně označeného výstupu 55 nebo 56. představujícího první nebo druhou polovinu 16-bitového pracovního registru £.

Na obr. 2 je znázorněno další možné provedení řadiče χ a jeho připojení k pracovnímu registru £. Řadič X obsahuje čárkovaně oddělenou část s čítačem, která je stejná jako na obr. 1 a je z ní znázorněn pouze přídavný klopný obvod 90 s blokovacím hradlem 91.

Druhá část řadiče s řídicím klopným obvodem 92 však obsahuje navíc pamělový obvod >00. jehož výstupní svorka tvoří druhou pomocnou řídicí svorku 142 a pamělový obvod 101. jehož výstupní svorka ja přes Iwertor připojena k prvnf pomocné řídicí svorce 141 řadiče χ.

Nastavovací svorka pemělového obvodu 100 je spolu s první nastavovací svorkou pamělového obvodu 101 připojena k výstupní svorce nastavovacího hradla 96 a k první vstupní svorce spouštěcího hradla £8.

Výstupní svorka spouštěcího hradla 98 je spojena s nastavovací svorkou přídavného klopnho obvodu 90. jehož výstupní svorke je připojena k nulovací svorce druhého pamělového obvodu 101. Druhá vstupní svorka spouštěcího hradla 98 je spojena s první nulovací svorkou pemělového obvodu 100. s druhou'nastavovací svorkou druhého pamělového obvodu 101 a a výstupní svorkou nulovacího hradla £2.

Třetí vstupní svorke spouštěcího hradla £§ je připojena k spouštěcí svorce 11 řadiče χ. První vstupní svorka nulovacího hradla 97 je připojena k nulovací svorce 0£ řadiče χ, jeho druhá vstupní svorka je spojena s druhou vstupní svorkou nastavovacího hradle 96 a je přes invertor 99 připojena ke vstupní svorce 12 řadiče.

První vstupní svorka nastavovacího hradla 96 je spojena s nastavovací svorkou 04 řadiče X· Negační výstupní svorka řídicího klopného obvodu 92 je spojena se třetími vstupními svorkami nastavovacího a nulového hradla 96 a 97 s druhou nulovací svorkou prvního pamělového obvodu 100 a se třetí nastavovací svorkou druhého pamělového obvodu 101.

Pracovní registr £ sestává z první a druhé 8-bitové části, které jaou od sebe čárkovaně odděleny. První část obsahuje vstupní vazební člen 501. jehož výstupní svorka 5013 je spojena se vstupní svorkou 5021 první kaskády klopných obvodů 502.

Její výstupní svorke 5022 je spojena s první vstupní svorkou 5031 vnitřního vazebního členu 503. Jehož výstupní svorke 5033 je spojena se vstupní svorkou 5041 druhé kaskády klopný* obvodů 504.

Synchronizační svorka 5020 první kaskády 502 a synchronizační svorka 5040 druhé kaskády 504 jsou připojeny k synchronizační svorce 50 pracovního registru £. Stejným způsobem je zapojena i druhá část pracovního registru £, a to sa vstupním vazebním členem 505. první kaskádou klopných obvodů 506. vnitřním vazebním členem 507 a druhou kaskádou klopných obvodů 508.

Výstupní svorka 5013 vstupního vazebního členu 501 je navíc připojena i ke druhé vstupní svorce ££££, 5052 a 5072 vazebních členů 503. 505 e 507. Programovací svorky všech vazeb7 nich členů 50». 503. 505 a 507 jaou současní i programovacími svorkami 5010. 5030. 5050 a ggjg pracovního registru g. První vstupní svorka 5011 vstupního vazebního členu 501 tvoří vstupní svorku 51 pracovního registru g, první vstupní svorka 5051 vstupního vazebního členu 505 je připojena k výstupní svorce 5042 druhé kaskády klopných obvodů 504.

Výstupní svorka 5082 druhá kaskády klopných obvodů 508 tvoří výstupní svorku 53 pracovního registru g a je zapojena zpét ke druhé vstupní svorce 5012 vstupního vazebního členu 501. První posouvaeí svorky 5014. 5034. 5054. 5074 víech vasebních členů 501. 503. 505 a 507 jsou připojeny k první pomocné řídicí svorce 141 řadiče 1, k jehož druhé ponocná řídicí svorce 142 jsou připojeny přídavné vstupní,svorky 5016. 5056 vstupních vazebních členů 501 ⁸ 505. jejichž druhá poeouvecí avorky 5015. 5055 tvoří posouvaeí svorku g£ pracovního registru g a jsou epo jeny s řídicí svorkou řadiče X.

Vnitřní vazební člen 503 je proveden jeko kombinační obvod, který známým způsobem realizuje logickou funkci vyjádřenou následující pravdivostní tabulkou:

PR ZM Y

1 A ♦ B

1 A

X 0 A kde PR, 231, A, Β, Y jsou signály na svorkách 5030. gfig£, 5031. 5032 . 5033. StejnS je uvnitř sapojen i vazební člen 507.

Vstupní vazební člen 501 je proveden jeko kombinační obvod, který známým způsobem realizuje logickou funkci vyjádřenou následující pravdivostní tabulkou:

C SK PR ZM Y

X 0 1 1 A + B

X 0 0 1 A

1 X 0 A

X 0 X 0 C kde C, SH, PR, ZM, A, B,Y jsou signály na svorkách 5016. 5015. 5010. 5014. 5011. 5012. 5013. Stejné je uvnitř zapojen i vazební člen 505.

Řadič £ pracovní registr g v sériovém 1 paralelním režimu tak, aby tento zpracovával data podle zvoleného polynomu, nebo pracoval jako posuvný registr nebo se postupné uvedl do stavu 0 nebo 1.

Provádí to při nulovém signálu na své vstupní svorce xa, kdy je řídicí klopný obvod 92. průchozí pro signály nulovací a nastavovací svorky 03 a 04. Je-li na obž tyto svorky přiveden z odpovídajících obousměrných vývodů nulový signál, je nulový signál i na řídicí svorce 11.

Protože přídavý klopný obvod 90 se nachází ve svém výchozím stavu O, je na pomocné řídicí svorce 141 kladný signál. Ma pomocné řídicí svorce 142 je libovolný signál odpovídající současnému stavu pamětového obvodu Jgg.

To snsasná, žs pro vžoehny vasobní členy je SH « 0, ZM · 1, takže v souhlase se shora uvedenými tabulkami v sávlalooti na signálech PR na jejich programovacích svorkách 5010 až 5070 rsnllsuji bul funkci logická nonakvivalenct vstupů A, B nebo pouze opakují signál se svého vstupu A.

I

Celý například 16-bitový pracovní registr £ je tín tedy nestaven ne obvyklou funkci určenou dekodérem £ polynomu tak, že ae provádí dělení vstupních dat přiváděných ne vstupní svorku 51 zadaným polynomem.

Je-li na nulovací 1 nastavovací svorce 03. 04 kladný signál, je kladný signál i na řídicí svorce 14. Nulovým signálem z negační výstupní svorky klopného obvodu 9? se nastaví pamžlový obvod 101 tak, že na potočné řídicí svorce 141 je pak nulový signál.

To znamená, že pro vžechny vazební členy je SH = 1, 3Í = O, takže v souhlase a uvedenými tabulkani, bez ohledu na signály PH přiváděné z dekodéru £ polynomů ne jejich programovací svorku 5010 až 5070 pouze opakují signál ze svých vstupů A. Celý pracovní registr £ je tím zapojen pouze jako posuvný 16-bitový registr se vstupní svorkou 51 a výstupní svorkou 53.

V sériovém provozu je na blokovací svorce 13 řadiče £ nulový signál, takže blokovací hradlo 91 je trvale otevřeno pro průchod hodinových impulsů z hodinové svorky 15 řadiče £ na jeho výstupní svorku 10. Pracovní registr £ je tedy řízen trvale běžícími synchronizačními signály na své synchronizační svorce 50 e na jeho vstupní svorce 51 přicházejí data ze vstupní svorky 63 výběrového obvodu £ tvořící sériovou vstupní svorku celého generátoru cyklických kódů.

V paralelním provozu je na blokovací svorce 13 řadiče £ kladný signál, takže průchod hodinových Impulsů ns jeho výstupní svorku 10 je ovládán jeho přídavným klopným obvodem 90.

To znamená, že teprve při zápisu datové slabiky do registru fi dat se objeví na spouětěcí svorce 11 řadiče £ aktivní nulový signál.

Protože na negeční výstupní svorce řídicího klopného obvodu 92 je již uvedené nulové napčtí, je přes hradle 96. 97 otevřeno hradlo 98 pro průchod uvedeného spoužtěcího signálu. Jím se proto spustí čítač modulo 8 ?s>diče £ a na výstupní svorce £0 řadiče £ vznikne osm synchronizačních impulsů.

Jimi je pracovní registr £ řízen tak, že ee do něho postupně přesune datová slabika z registru fi dat, což ee opakuje pro každou dalěí datovou slabiku.

Je-li na nulovací svorce 03 kladný signál a na nestavovací svorce 04 nulový eignál, je ne řídicí evorce ££ řadiče £ nulový eignál. Tím jsou obě hradla 96. 97 otevřena. Vzniklým nulovým signálem na výstupní svorce nulovacího hradla 97 se pamčlový obvod 100 nestaví do stavu s nulovým signálem nápomocné řídicí svorce 142 a pamčlový obvod 101 se nastaví do stavu s nulovým signálem na pomocné řídicí svorce 141.

To znamená, že pro věechny vazební členy je SH » O, 3! = 0, takže bez ohledu na signály PH na jejich programovacích svorkách 5010 až 5070 pouze opakují vstupní signál a to tak, že vnitřní vazební členy ze svého vstupu A a vstupní vazební členy ze svého vstupu C.

Celý pracovní registr £ je tím zapojen jako dva 8-bitové posuvné registry se vstupními svorkami paralelně připojenými k pomocné řídicí svorce 142. ne níž je nastaven nulový signál. Nulový signál z výstupní svorky nulovacího hradla 97 způsobí přes spouětěcí hradlo 98 i nastavení přídavného klopného obvodu 90.

Tím se jednak spustí čítač modulo 8 řadiče £ a jednak se tím umožní pamělovému obvodu .101. aby zůstal překlopen ve stavu s nulovým napětím na pomocné řídicí svorce 141 i po skončení kladného signálu na nulovací svorce fifi.

V sériovém režimu procházejí hodinová impulsy na synchronizační svorku 50 obou 8-bitových posuvných registrů trvale, takže po osmi taktech je do nich nahrán stav O díky nulovému signálu ne pomocně řídicí svorce 142. Po skončení tčehto osmi taktů se přídavný klopný obvod 90 řadiče £ uvede zpžt do stavu 0, vynuluje pamžlový obvod 101 n na pomocné řídicí svorce 141 vznikne opět kladný signál. Po provedeném vynulování se tedy pracovní registr £ opět automaticky zápoji v souhlase s dříve uvedenými tabulkami jako 16-bitový pracovní registr připravený pro dělení vstupních dat zadaných polynomem, V paralelním režimu se vynulování pracovního registru 2 provede zcela stejně, přestože je přitom kladný signál na blokovací svorce 13 řadiěe 1·

Je-li na nastavovací svorce 04 kladný signél a na nulovací svorce 03 nulový signál, je obdobně na řídicí svorce 14 a pomocně řídicí svorce 141 nulový signál a na pmocně řídicí svorce 142 je kladný signál.

To znamená, že celý pracovní.registr £ je tím zapojen jako dva nepříklad 8-bltové posuvné registry se vstupními svorkami připojenými k pomocné řídicí svorce 142. na níž je kladný signál.

Osmi hodinovými impulsy se pak celý pracovní registr, stejně v sériovém i paralelním režimu, nastaví dostavu l-a poté se přepne opět ne dělení zadaným polynomem. V neznázor- , něném příkladu provedení řadiěe £ je také možné mezi výstupní svorku prvního pamělového obvodu 100 a pomocnou řídicí svorku 142 zařadit součinové hradlo, jehož druhá vstupní svorka je připojena k negační výstupní svorce řídicího klopného obvodu 92.

Tím lze bez zapojení druhé nulovací svorky pamělováho obvodu 100 zajistit, že při kladném signálu na řídicí svorce 14 bude nulový signál na pomocné řídicí svorce 142.

y dalším neznázornšném příkladu provedení pracovního registru £ je také možné některé jeho vazební členy uvnitř zapojit tak, že mají nepříklad dvě programovací svorky, čímž lze zjednodušit dekodér £ polynomů.

Na obr. 3 je znázorněno připojení řadiče i k registru £ dat a k výběrovému obvodu 6 generátoru cyklického kódu v případě, že je tento vybaven generátorem 2 parity. Z řadiče £ je znázorněno pouze přenosové hradlo 19. přídavný klopný obvod 90 a blokovací hradlo £1, které jsou zapojeny stejně jako na obr. 1.

Registr £ dat se svorkami 30. 32. ££, řadič £ se svorkami 11. 13 a výběrový obvod 6 se svorkami 61. 62. 63. 64 jsou vzájemně i s ostatními bloky generátoru cyklického kódu spojeny stejně jako na obr. 1.

Výběrový obvod 6. je však vybaven časovači svorkou 65. která je připojena k výstupní svorce přenosového hradla 19 řadiče £. Dále je vybaven třetí a čtvrtou vstupní svorkou 66.

67. které jsou spojeny s výstupními svorkami generátoru 2 parity, tvořeného dvojkovým čítačem. Jeho vstupní svorky jsou připojeny k sériové výstupní svorce 32 registru £ dat a jeho hodinová svorka je spojena se synchronizační svorkou 30 registru £ dat.

Výstupní svorka 64 výběrového obvodu 6. je spojens se sériovou vstupní svorku 35 registru £ dat a se vstupní svorkou 51 na obr. 3 neznázorněného pracovního registru £. Pomocné ovládací svorky 69. 68 výběrového obvodu 6. jsou připojeny k odpovídajícím výstupním svorkám na obr. 3 neznázorněného registru 2 režimu.

Souhrnně označený perelelní vstup 33 a paralelní výstup 34 registru £ dat je přes neznázorněný vstup/výstupní blok připojen k odpovídajícím neznázorněným obousměrným vývodům.

Řadič £ řídí činnost výběrového obvodu 6 v paralelním provozu tak, že po dobu prvních sedmi taktů synchronizačního signálu procházejí ne výstupní svorku 64 výběrového obvodu <S data ze sériové výstupní svorky 32 registru dat.

V osmém taktu je signálem na časovači svorce 65 přepnut výběrový obvod tak, že na jeho výstupní svorku 64 projde signál z přímé nebo negační výstupní svorky generátoru 2 parity. Sedm datových bitů je tímto způsobem doplněno o sériově vypočtený paritní bit a takto korigovaná datová slabika postupuje jednak do pracovního registru £ a jednak zpět do datového registru £.

243447 ¹ 10

V pracovním registru £ je obvyklým způsobem zpracována, zatímco z registru £ dat ji lze přes paralelní výstup 34 přečíst na neznézorněné obousměrné vývody· Podle obsahu řídicí slabiky v neznázorněném registru £ režimu, k němuž jsou připojeny pomocná ovládací svorky 68. 69 výběrového obvodu 6., lze náhradu osmého datového bitu vypočteným paritním bitem zablokovat, nebo lze zvolit sudou nebo lichou paritu tím, že se zablokuje odpovídající jedna ze vstupních svorek 66. 67 výběrového obvodu

Generátor cyklických kódů tedy provádí automatická nastavení svého řadiče £ do výchozího stavu bez přivedení vnějšího nastavovacího signálu, umožňuje činnost v sériovém i paralelním režimu a používá některé obousměrné vývody i v sériovém režimu pro čtení chybových signálů jak v době zpracování dat, tak i při jeho zastavení nebo přeražení.

Umožňuje nejen zpracováni dat pomocí zadaného polynomu, ale v paralelním provozu i jejich doplňování vypočítávanou lichou nebo sudou paritou. Na obousměrná vývody lze přečíst nejen chybové signály, ale i data doplněná paritou, případně obsah celého pracovního registru.

Dva z obousměrných vývodů, které jsou určeny pro nulování nebo nastavování pracovního registru £ jak v sériovém, tak i v paralelním provozu, umožňuje použít 1 k nastavení posouvacího režimu, k jehož nastavení by jinak byl potřebný dalží vývod· Materiálově úsporným sériovým způsobem ae provádí nulování nebo nastavení celého pracovního registra £.

Svou vysokou funkční universálností, sníženým počtem ovládacích vývodů i sjednoduěenýml klopnými obvody je generátor cyklických kódů zejména výhodný pro realizaci technologií i integrovaných obvodů.

Claims (4)

1. PŘEDMĚT VYNÁLEZU

   1. Generátor cyklického kódu, vyznačující se tím, že jeho řadič (1) je svou apouitěcí svorkou (11) připojen k první výstupní svorce (71) vstupního dekodéru (7) a k zapisovací svorce (31) registra (3) dat, jehož synchronizační svorka (30) je spolu se synchronizační svorkou (50) pracovního registru (5) připojena k výstupní svorce (10) řadiče (1), jehož vstupní svorka (12) je připojena k drahé výstupní svorce (72) vstupního dekodéru (7) a k zapisovací svorce ΐ'21) registru (2) režimu, jehož první výstupní svorka (22) je spojena a blokovací svorkou (13) řadiče (1) a a ovládací svorkou (61) výběrového obvodu (6), jehož první vstupní svorka (62) je epojena aa sériovou výstupní svorkou (32) ragiatra (3) dat a jehož drahá vstupní svorka (63) tvoří sériovou vstupní svorku generátoru cyklického kódu a jehož výstupní svorka (64) je spojena aa vstupní svorkou (51) pracovního ragiatra (5), jehož programovací svorky (5010 až 5070) jsou připojeny k odpovídajícím výstupním svorkám (410 až 470) dekodéru (4) polynomů, jehož vatup (41) je připojen k druhému výstupu (24) registru (2) režimu, přičemž vyhodnocovací obvod (8) ja svými vstupy (85, 86) připojen k výstupům (55, 56) pracovního registru (5), jehož poeouvací svorka (54) je připojena k řídicí svorce (14) řadiče (1), kterou tvoří výstupní svorka řídicího klopného obvodu (92), Jehož hodinová svorka ja spojena ae vstupní svorkou (12) řadiče (1) a jehož vstupní svorka je přes první součinové hradlo (93) připojena k nulovací svorce (03) a knaatavovací svorce (04) řadiče (1). ²
2. 2. Generátor cyklického kódu podle bodu 1, vyznačující se tím, že k prvnímu součinovému hradlu (93) Ja přiřazeno přenosové hradlo (19), jehož výstupní svorka je epojena ae vstupní svorkou drahého součinového hradla (95), Jehož výstupní svorka jo spojeno ae vstupní svorkou přídavného klopného obvodu (90), jehož výstupní svorka je připojena lpět na drahou votupní svorku drahého součinového hradla (95), přičemž výstupní svorky tří klopných obvodů (16,

   17, 18) čítače i přídavného klopného obvodu (90) jsou spojeny e odpovídajícími vstupními svorkami detekčního hradla (94), jehož výstupní svorka je připojena na vstup prvního klopné11 ho obvodu (16) čítače, hodinové svorky vSech klopných obvodů (16, 17, 18) čítače i přídavného klopného obvodu (90) jsou spojeny s hodinovou svorkou (15) řadiče (1), k níž je připojena i první vstupní svorke blokovacího hradla (91), jehož druhé vstupní svorka je spojena s výstupní svorkou přídavného klopného obvodu (90) a jehož třetí vstupní svorka tvoří blokovací svorku (13) řadiče (1), jehož spouStécí svorku (11) tvoří nastavovací svorka přídavného Sklopného obvodu (90).
3. 3. Generátor cyklického kódu podle bodů 1 a 2, vyznačující se tím, že řadič (1) obsahuje navíc první a druhý pamělový obvod (100 a 101) které jsou zapojeny tak, že první nastavovací svorky obou pemělových obvodů (100, 101) jsou spojeny s výstupní svorkou nastavovacího hradla (96) β s první vstupní svorkou spouštěcího hradla (98), jehož druhé vstupní svorka je spojena s výstupní svorkou nulovacího hradla (97), s druhou nulovací svorkou prvního pamělového obvodu (100) a ε druhou nastavovací svorkou druhého pamělového obvodu (101), přičemž se spouštěcí svorkou (11) řediče (1) je spojena třetí vstupní svorka spouštěcího hradla (98), jehož výstupní svorka je spojena s nastavovací svorkou přídavného klopného obvodu (90), jehož výstupní svorka je spojene s nulovací svorkou druhého pamělového obvodu (101), jehož výstupní svorka je případně přes invertor spojene s první pomocnou řídicí svorkou (141) řadiče (1), jehož druhou pomocnou řídicí svorku (142) tvoří výstupní svorka prvního pamělového obvodu (100), přičemž první vstupní svorka nastavovacího hradla (96)je spojena s nastavovací svorkou (04) řadiče (Ϊ), k níž je připojena i první výstupní svorka prvního součinového hradla (93), jehož druhé vstupní svorka tvořící nulovací svorku (03) řadiče (1) je spojena s první vstupní svorkou nulovacího hradla (97), přičemž druhá vstupní svorka nastavovacího a nulovacího hradla (96, 97) je případně přes invertor (99) připojena ke vstupní svorce (12) řadiče (1) a třetí vstupní svorky jak nastavovacího hradla (96), tak i nulovacího hradla (97) jsou spolu s první nulovací svorkou prvního pamělového obvodu (100) a s třetí nastavovací svorkou druhého pamětového obvodu (101) připojeny k negační výstupní svorce řídicího klopného obvodu (92) a pracovní registr (5) sestává z první a druhé čésti, které jsou zapojeny tak, že každá obsahuje vstupní vazební člen (501, 505), jehož výstupní svorka (5013, 5053) je spojena se vstupní svorkou (5021, 5061) první kaskády (502, 506) klopných obvodů, jejíž výstupní svorka (5022, 5062) je spojene s první vstupní svorkou (5031, 5071) vnitřního vezebního členu (503, 507), jehož výstupní svorka (5033, 5073) je spojene se vstupní svorkou (5041,

   5081) druhé kaskády (504, 508) klopných obvodů, přičemž první posouvací svorky (5014, 5034, 5054, 5074) všech vazebních členů(501, 503, 505, 507) jsou připojeny k první pomocné řídicí svorce (141) řediče (1), druhé posouvací svorky (5015, 5055) obou vstupních vazebních členů (501, 505) tvořící přídavnou svorku (54) pracovního registru (5) jsou připojeny k řídicí svorce (14) řadiče (1) a přídavné vstupní svorky (5016, 5056) obou vstupních vazebních členů (501, 505) jsou připojeny ke druhé pomocné řídicí svorce (142) řadiče (1) a výstupní svorka (5013) vstupního vazebního členu (509) první části pracovního registru (5) je spojena s druhými vstupními svorkami (5032, 5052, 5072) zbývajících vazebních členů (503, 505, 507).
4. 4. Generátor cyklického kódu podle bodů 1, 2 a 3, vyznačující se tím, že výstupní svorka (64) výběrového obvodu (6) je připojena k sériové vstupní svorce (35) registru (3) det, & jehož sériové výstupní svorce (32) je připojen vstup generátoru (9) parity tvořeného dvojkovým čítačem, jehož přímá a negační výstupní svorke je připojena ke třetí a čtvrté vstupní svorce (66, 67) výběrového obvodu (6), jehož česovací svorka (65) je spojena s výstupní svorkou přenosového hradla (19) řadiče (1), přičemž hodinová svorka dvojkového čítače je spojene se synchronizační svorkou (30) registru (3) dat.