CS243447B1

CS243447B1 - Cyclic codes generator

Info

Publication number: CS243447B1
Application number: CS85207A
Authority: CS
Inventors: Miroslav Pechoucek; Vladimir Stastny; Pavel Polasek; Jiri Mitrych
Original assignee: Miroslav Pechoucek; Vladimir Stastny; Pavel Polasek; Jiri Mitrych
Priority date: 1985-01-10
Filing date: 1985-01-10
Publication date: 1986-06-12
Also published as: CS20785A1

Abstract

ŘeSení so týká oboru číslicová techniky, blíže obvodů pro sobespečení přenosu dat. OSelen řežení je obvod pro výpočet cyklického zabezpečovacího kódu e Mlýn poete· ovládacích svorek, jednoduchý*! klopnými obvody a z vysokou funkční univerzálností. Generátor cyklického kódu jo seetaven z řadiče samočinné so nastavujícího do svého výchosího stavu, strojního dekodéru, registru dat, registru režimu výběrového obvodu a pracovního registru · vyhodnocovacím obvodo*. Řadič jo vybaven výstupní svorkou K o dávkování synchronizačních impulsů. okovecí svorkou a nejméně Jednou řídieí svorkou pro přepojování pracovního registru ne Jeden nebo dve paralelní posuvná registry. Generátor lso použít samostatně nebo va spojení s mikroprocesorovým systémem pro ssbospoSování přenosu číslicových dat po přenosových vedeních, energetických sítích apod.Solutions related to digital technology closer to data transfer self-defense circuits. OSelen is a circuit for calculation cyclic security code e Mill control terminals, simple *! tilting circuits and high functional versatility. The cyclic code generator is set from the controller to a self-adjusting controller decoder, registry data, register mode selection circuit and the Registry by Evaluation obvodo *. The controller jo is equipped with an output terminal TO o dosing of synchronization pulses. with a scaling clamp and at least one control terminal for switching the working register no One or two parallel shift registers. Use lso generator alone or in connection with microprocessor system for ssbospoSing digital data transmission after transmission lines, power networks etc.

Description

Vynález řeěí generátor cyklických kódů s vysokou funkční univerzálnosti. Je určen zejména pro realizaci znakové orientovaných protokolů přenosu dat, které předepisuji výpočet zabezpečovacího znaku CRC z přenéSeného bloku dat s možným vynecháváním některých slov.The invention provides a cyclic code generator with high functional versatility. It is intended especially for the implementation of character-oriented data transfer protocols that prescribe the calculation of the CRC security feature from a transmitted data block with the possibility of omitting some words.

Dosud zněná řeěení používají například zpoždovací registry zapojené ve vstupní· toku dat, ve kterých se paralelně indikuje hledané slovo. Jiným dosud známým způsobem je paralelní generátor cyklických kódů zapojený do počítačového systému, který vkládá jen znaky určené k výpočtu znaku CRC.The solutions mentioned so far use, for example, delay registers involved in the input data stream in which the search word is indicated in parallel. Another known method is a parallel cyclic code generator connected to a computer system that only inserts characters to calculate a CRC.

Nevýhodou těchto řeěení je značná složitost, značný počat ovládacích svorek a navíc je nelze použít pro samostatný sériový provoz vně počítačového systému.The disadvantage of these solutions is the considerable complexity, the large number of control terminals and, moreover, they cannot be used for separate serial operation outside the computer system.

Nevýhody známých řeěení odstraňuje generátor cyklického kódu podle vynálezu, jehož podstata spočívá v tom, že jeho řadič je svou spouštěcí svorkou připojen k první výstupní svorce vstupního dekodéru a k zapisovací svorce registru dat, jehož synchronizační svorke je spolu se synchronizační svorkou pracovního registru připojena k výstupní svorce řadiče, jehož vstupní svorka je připojena k druhé výstupní svorce vstupního děkodéru a k zapisovací svorce registru režimu, jehož první výstupní svorka je apojena s blokovací svorkou řadiče a s ovládací svorkou výběrového obvodu, jehož první vstupní svorka je spojena so sériovou výstupní svorkou registru dat a jehož druhá vstupní svorka tvoří sériovou vstupní svorku generátoru cyklického kódu a jehož výstupní svorka je spojena se vstupní svorkou pracovního registru, jehož programovací svorky jsou připojeny k odpovídající· výstupní· svorkáa dekodéru polynomů, jehož vstup je připojen k druhému výstupu registru režimu, přičemž vyhodnocovací obvod je svými vstupy připojen k výstupům pracovního registru, jehož poeouvací svorka je připojena k řídicí svorce řadiče, kterou tvoří výstupní svorka řídicího klopného obvodu, jehož hodinová svorka je spojena se vstupní svorkou řadiče a jehož vstupní svorka je přee první součinové hradlo připojena k nulovací svorce e k nastavovací svorce řadiče.Disadvantages of the known solutions are eliminated by the cyclic code generator according to the invention, characterized in that its controller is connected by its trigger terminal to the first output terminal of the input decoder and to the data terminal write terminal whose synchronization terminal is connected to the output terminal a controller whose input terminal is connected to the second output terminal of the input decoder and the mode register writer terminal, the first output terminal of which is connected to the controller block terminal and the selection circuit control terminal, the first input terminal of which is connected to the serial data terminal output terminal; the input terminal forms the serial input terminal of the cyclic code generator and whose output terminal is connected to the input terminal of the working register, whose programming terminals are connected to the corresponding · output · terminal and poly decoder the input circuit is connected to the second mode register output, the input circuit being connected to the output registers of the working register whose swivel terminal is connected to the control terminal of the controller consisting of the output flip-flop of the control flip-flop whose clock terminal is connected to the input terminal the input terminal of which is connected to the reset terminal of the controller via the first product gate.

Výhodné jsou 1 jiné úpravy generátoru cyklických kódů podle vynálezu, z nichž jedna spočívá v tom, že řadič s řídicím klopný· obvode· a první· součinovým hradlem obsahuje čítač s přenosovým hradlem, jehož výstupní evorka je spojena e první vstupní svorkou druhého součinového hradla, jehož výstupní svorka je spojena se vstupní svorkou přídavného klopného obvodu, jehož výstupní svorka je připojena spět ne druhou vstupní svorku druhého součinového hradla, přičemž výstupní svorky tří klopných obvodů čítače i přídavného klopného obvodu jsou spojeny e odpovídajícími vstupními svorkami detekčního hradle, Jehož výstupní svorka je připojena na vstup prvního klopného obvodu čítače, hodinové svorky všech klopných obvodů čítače i přídavného klopného obvodu jsou spojeny e hodinovou svorkou řadiče, k níž je připojena i první vstupní svorke blokovacího hradla, jehož druhá vstupní svorka je spojena e výstupní svorkou přídavného klopného obvodu a jehož třetí vstupní svorka tvoří blokovací svorku řadiče, jehož spouštěcí svorku tvoří nastavovací svorka přídavného klopného obvodu.Preference is given to other modifications of the cyclic code generator according to the invention, one of which consists in that the controller with the control flip-flop and the first product gate comprises a counter with a transmission gate whose output signal is connected to the first input terminal of the second product gate. whose output terminal is connected to the input terminal of the auxiliary flip-flop whose output terminal is connected back to the second input terminal of the second product gate, the output terminals of the three flip-flop circuits of the counter and the additional flip-flop are connected to the corresponding input terminals of the detection gate whose output terminal is connected to the input of the first flip-flop of the counter, the clock terminals of all flip-flop circuits of the counter and of the additional flip-flop are connected by the clock terminal of the controller to which the first input terminal of the blocking gate is connected; it is an output terminal of the auxiliary flip-flop and whose third input terminal forms a blocking terminal of the controller, the trigger terminal of which is the auxiliary flip-flop adjusting terminal.

Generátor cyklických kódů podle vynálezu má značné výhody, nebol je univerzální, počet ovládacích svorek je malý a je přito· zachována jednoduchost zapojení.The cyclic code generator according to the invention has considerable advantages, since it is universal, the number of control terminals is small and the simplicity of connection is maintained.

Příklady zapojení podle vynálezu Jsou znázorněny ne připojených vyobrazeních, kde ne obr. 1 je blokové schéma generátoru cyklických kódů a jedno nožné provedení jeho řadiče, na obr. 2 je jiná úprava řadiče a Jeho připojení k pracovnímu registru a na obr. 3 Je znázorněno vybavení generátoru cyklických kódů generátorem parity.FIG. 1 is a block diagram of a cyclic code generator and one foot embodiment of its controller; FIG. 2 shows another modification of the controller and its connection to the working register; and FIG. cyclic code generator, parity generator.

Řadič £ v zapojení na obr. 1 obsahuje známým způsobe· zapojený čítač nedulo 8 ee třeni klopnými obvody 16. 17. 18. jejichž hodinové svorky jaou připojeny k hodinové svorce £5 řadiče £.The controller 8 in FIG. 1 comprises a known counter which has not been interrupted by flip-flops 16, 17, 18, whose clock terminals are connected to the clock terminal 5 of the controller.

Výstupní svorka přenosového hradla 19 tohoto čítače je připojené k první vstupní svorce součinového hradle 95. jehož výstupní svorke je spojena se vstupní svorkou přídavného klop3 ného obvodu 22.· Výstupní svorka klopného obvodu 90 je vedena spět na druhou vstupní svorku součinového hradla 95. Hodinové svorka přídavného klopného obvodu 90 je připojena k hodinové svorce JLS.» k níž je připojena i vstupní svorke druhé součtové sekce blokovacího hradla 21, jehož výstupní svorke tvoří výstupní svorku 10 řadiče χ.The output terminal 19 of this counter is connected to the first input terminal of the product gate 95, whose output terminal is connected to the input terminal of the additional flip-flop 22. The output terminal of flip-flop 90 is routed back to the second input terminal of the product gate 95. An additional flip-flop 90 is connected to the clock terminal 16 to which the input terminal of the second summing section of the blocking gate 21 is connected, the output terminal of which forms the output terminal 10 of the controller χ.

Negační výstupní svorky klopných obvodů 16. 1£, 12 a 22 jsou připojeny ke vstupnímu svorkám detekčního hradla 94. jehož výstupní svorka je připojena ke vstupním svorkám klopného obvodu 16.The negating output terminals of the flip-flops 16, 12, and 22 are connected to the input terminals of the detection gate 94 whose output terminal is connected to the input terminals of the flip-flop 16.

Nastavovací svorka přídavného klopného obvodu 90 je připojena ke spouStécí svorce 11 řadiče X, které je připojena k první výstupní svorce £1 vstupního dekodéru £ a k zapisovací svorce 31 registru £ dat.The adjusting terminal of the auxiliary flip-flop 90 is connected to the trigger terminal 11 of the controller X, which is connected to the first output terminal 41 of the input decoder 6 and to the write terminal 31 of the data register 6.

Jeho synchronizační svorka 30 je spolu se synchronizační svorkou £0 pracovního registru 2 připojena k výstupní svorce 10 řadiče X· čtyři výstupní svorky 410 sž 470 dekodéru pólynomu £ jsou připojeny k odpovídajícím čtyřem programovacím svorkám 501 až 5070 pracovního registru 2·Its synchronization terminal 30, together with the synchronization terminal 50 of the working register 2, is connected to the output terminal 10 of the controller X. Four output terminals 410 to 470 of the pollynomine decoder £ are connected to the corresponding four programming terminals 501 to 5070 of the working register 2.

Jeho výstupní svorka 22 tvoři sériovou výstupní svorku generátoru cyklického kódu. Souhrnné označené dva výstupy 55. 56 pracovního registru 2 Jsou připojeny k odpovídajícím dvěma souhrnné označeným vstupům 85. 86 vyhodnocovacího obvodu 2·Its output terminal 22 forms the serial output terminal of the cyclic code generator. Summary two marked outputs 55. 56 of work register 2 They are connected to the corresponding two summary labeled inputs 85. 86 of the evaluation circuit 2 ·

Vstupní svorka 51 pracovního registru 2 d· spojena s výstupní svorkou 64 výběrového obvodu £, jehož první vstupní svorke ££ je připojena k sériové výstupní svorce 32 registru 2 dat a jehož druhé vstupní svorka £2 tvoři sériovou vstupní svorku generátoru cyklického kódu.The input terminal 51 of the working register 2d is coupled to the output terminal 64 of the selection circuit 6, whose first input terminal 64 is connected to the serial output terminal 32 of the data register 2 and whose second input terminal 62 forms the serial input terminal of the cyclic code generator.

Ke druhé výstupní svorfce 72 vátuoniho dekodéru £ je připojena zapisovací svorka 21 registru £ režimu a vstupní svorka 12 řadiče X· Ta je tvořena hodinovou svorkou řídicího klop ného obvodu 22, J*hoé výstupní svorka tvoři řídicí svorku 14 řadiče X, připojenou k přídavné švorc* 2i pracovního registru 2· Vstupní svorka klopného obvodu 92 je přes součinové hradlo 93 připojena k nulovací svorce 03 a k nastavovací svorce 04 řadiče X.The second output terminal 72 of the decoder 6 is connected to the write register 21 of the mode register 6 and the input terminal 12 of the controller X. This is formed by the clock terminal of the control flip-flop 22, the output terminal forms the control terminal 14 of the controller X connected to * 2i of working register 2 · The input terminal of flip-flop 92 is connected to the reset terminal 03 and to the adjusting terminal 04 of the controller X via the product gate 93.

První výstup ££ registru £ režimu je připojena k ovládací svorce 61 výbérového obvodu 2 a k blokovací svorce 12 řadiče 1, tvořeného první vstupní svorkou první součtové selfče blokovacího hradla 21· Druhá vstupní svorka této součtové sekce je spojena s negační výstupní svorkou přídavného klopného obvodu 90 řadiče 1.The first mode output 64 of the mode register is connected to the control terminal 61 of the selector circuit 2 and to the blocking terminal 12 of the controller 1 formed by the first input terminal of the first summing self of the blocking gate 21. controllers 1.

Souhrnně označený výstup 24 registru £ režimu je spojen se souhrnné označeným vstupem £1 dekodéru £ polynomu. Souhrnné označený vstup 23 registru £ režimu, souhrnnč označený vstup ££ registru £ dat, souhrnnč označené výstupy 55. 56 nulovací svorka 03 a nastavovací svorka ££ řadiče £ a výstupy 21, 22 vyhodnocovacího obvodu 2 jsou přes neznázorněný vstup /výstupní blok připojeny k odpovídajícím rovněž neznázorněným obousměrným vývodům generátoru cyklického kódu.The cumulatively marked output 24 of the mode register £ is coupled to the cumulatively marked input £ 1 of the polynomial decoder £. The cumulatively labeled mode register input 23, the cumulatively labeled data register input £, the cumulatively labeled outputs 55. 56 the reset terminal 03 and the setting terminal ££ of the controller 6 and the outputs 21, 22 of the evaluation circuit 2 are connected to an input / output block not shown. corresponding to the bi-directional terminals of the cyclic code generator, also not shown.

Bsgistř £ režimu mé známé vnitřní zapojení s řadou například hladinových klopných obvodů s js určen pro uložení řídicí slabiky generátoru cyklického kódu přivedené na jeho souhrami osnačsný vstup £2· Registr £ dat js rovnéž známým způsobem zapojen z hranových klopných obvodů jako paralelně-sériový převodník dat vkládaných do něho z jeho souhrnně označeného vstupu £2 · posouvaných as Jeho sériovou výstupní svorku ££ hodinovými impulsy přiváděnými nm jeho synchronisační svorku ££.The mode of my known internal circuitry with a series of, for example, flip-flops with js is intended to store the control syllable of the cyclic code generator applied to its summaries of an omnipotent input £ 2 as well connected in the known flip-flops as a parallel-serial data converter. input to it from its collectively labeled input £ 2 · shifted and with its serial output terminal ££ by clock pulses supplied to its synchronization terminal ££.

Vstupní dekodér £ né vnitřní sapojení takové, aby podle kombinace sedané na jeho vstupní svorky ££, £2, ££ vsnikl as jeho první výstupní svorce 11 aktivní signál k sépisu dat s neznázorněných obousměrných vývodů do registru £ dat, aby na jeho druhé výstupní svores ££ vznikl aktivní signál k sépisu řídicího slova s neznázorněných obousměrných vývodů do registru £ račímu s aby mm jeho třetím souhrnné označeném výstupu ££ vsnikl aktivní signál k řízení neznázomčnáho vstup/výatupního bloku.The input decoder internal wiring such that, depending on the combination of its input terminals £, £ 2, £,, an active signal to write data with not shown bi-directional terminals to its data register 6 is present at its second output terminal 11 to its second output terminal. An active signal to generate a control word with two-way outlets (not shown) into the register is provided so that an active signal to control a non-represented input / output block is output from its third cumulatively designated output.

8434*78434 * 7

Výběrový obvod £ realizuje funkci dvouvstupováho multiplexoru řízeného ovládací svorkou 61. Pracovní registr 2 J· známým způsoben zapojen jako zpětnovazební posuvný registr, mezi jehož klopná obvody jsou zapojeny vazební členy, která lze přes jejich progranovecí svorky 5010. 5030 . 5050. 5070 ovládat tak, že bui opakují vstupní signál, nebo realizují logicko;; funkci nonokvivzlence.The selection circuit 6 performs the function of a two-input multiplexer controlled by the control terminal 61. The work register 2 is known in the known manner as a feedback shift register, between whose flip-flops are coupled members which can be connected via their progression terminals 5010, 5030. 5050. 5070 control either to repeat the input signal or to execute logically ;; function nonokvivzlence.

Pracovní registr*se tín nastavuje na džlaní sedaným polynomem. Programovací avorky 5010 až 5070 těchto vazebních členů jsou připojeny k odpovídajícím výstupním svorkám 410 až 470 dekodéru £ polynomu.The working register * is set to the shade by the jain-settled polynomial. The programming terminals 5010 to 5070 of these couplers are connected to the corresponding output terminals 410 to 470 of the polynomial decoder.

Tpn je realizován jako známý kombinační obvod, převádějící kód polynonu zadaný do registru 2 režimu na odpovídající kombinaci signálů programujících vazební členy pracovního registru g. Vyhodnocovací obvod g je libovolným známým způsobem zapojený kombinační obvod, který na svém výstupu 81 indikuje, že celý pracovní registr g ae nachází v například nulován stavu a na sván dalěím výstupu 82 indikuje, že ae pracovní regiatr nachází v jiném určitém stavu.Tpn is realized as a known combinational circuit, converting the polynon code entered in mode register 2 to the corresponding combination of signals programming the working register couplers g. The evaluation circuit g is any known combinational circuit connected at its output 81 indicating that the entire working register g ae is in, for example, a reset state, and on the next output 82 indicates that the working register is in another particular state.

Čítač module 8 řadiče X ja tvořený třeni klopnými obvody gg, IX, 18 a spolu a přídavným klopnýn obvodem 90 a blokovacím hradlem 91 slouží k dávkování hodinových inpulsů procházejících z hodinová svorky gg na výstupní svorku gg řadiče X.Controller module counter 8 is formed by friction flip-flops gg, IX, 18 and together with an additional flip-flop 90 and blocking gate 91 to meter clock pulses passing from the clock terminal gg to the output terminal gg of controller X.

Nacházejí-li se klopná obvody gg, 17. gg a gg po zapnutí napájecího zdroje například ve stavu O, jo na vstupech věech tří klopných obvodů 16. 17. 18 neaktivní kladný signál a na vatupu klopného obvodu 90 nulový signál, takže vžechny klopná obvody setrvávají ve sván stavu O, bez ohledu na přicházející hodinová impulsy.If the flip-flops gg, 17. gg and gg are, for example, in the O state, after switching on the power supply, all three flip-flops 16, 17, 18 have an inactive positive signal, and a zero signal at flip-flop 90 input. they remain in the O-state, regardless of the incoming clock pulses.

Nacházejí-li so například klopná obvody gg, 17. 18 ve stavu *0 a klopný obvod gg vo stavu 1”, ja na vstupech klopného obvodu 16 aktivní nulový signál z detekčního hradla g£a a čítač pracuje tak dlouho, až aa na výstupní svorce přenosového hradla 19 objeví nulový signál, jimž ao pak klopný obvod 90 uvede do stavu 0 a čítač se zastaví opět aa věemi klop nýml obvody gg, gg, gg vo stavu O*.For example, if the flip-flops gg, 17, 18 are in the * 0 state, and the flip-flop gg is in the 1 ”state, an active zero signal from the detection gate g a is active at the flip-flop 16 inputs. The transmission gate 19 detects a null signal, by which, then, the flip-flop 90 returns to the 0 state and the counter stops again and the flip-flops gg, gg, gg in the O * state.

Podobni do tohoto stavu čítač dočítá i v případě, že například klopný obvod 90 je ve stavu O a klopná obvody gg, 17. 18 v libovolném jiném atovu. Hodinovými impulsy přiváděnými na hodinovou svorku 15 řadičo jo tady zaručeno, že ae čítač i klopný obvod gg automaticky nastaví vždy do svého výchozího stavu O.Similarly, the counter reads into this state if, for example, the flip-flop 90 is in the 0-state and the flip-flops gg, 17, 18 in any other attitude. By the clock pulses applied to the clock terminal 15, the controller here guarantees that the ae counter and the flip-flop gg always automatically reset to their initial state O.

Spuětění čítače za provádí nulovým signálem přivedeným na spouštěcí svorku gg. řadiče g. Jim so klopný obvod 90 nastaví do stavu 1 a po osni hodinových inpulzzch opět přejde do výchozího stavu O*.The counter starts after the zero signal applied to the trigger terminal gg. controllers g. Jim sets the flip-flop 90 to state 1 and returns to the default state O * after clockwise inpulzzch.

Při sériovén provozu generátoru cyklického kódu je na tři vstupní svorky 74. gg, gg vstupního dekodéru g přivedena teková vstupní kombinace, při níž je na druhá výstupní svorce 72 aktivní nulový signál a při níž je pomocí výstupu gg ovládán neznázornáný vetup/výstupní blok tak, že ne první výstupní svorku 22 registru g režimu může projít nulový signál zadaný z odpovídajícího neznázorněného obousměrného vývodu generátoru cyklického kódu.In serial operation of the cyclic code generator, three input terminals 74. gg, gg of the input decoder g are provided with a flow input combination, wherein a zero signal is applied to the second output terminal 72, and the output gg is controlled by the output gg. that the zero signal input from the corresponding bi-directional output of the cyclic code generator (not shown) may not pass through the first output terminal 22 of the mode register.

Tímto signálem je výběrový obvod g přepnut tak, že na jeho výstupní svorku 64 nohou procházet data z jeho vatupní svorky 63 tvořící sériovou vstupní svorku generátoru cyklických kódů. Současně je blokovací hradlo 91 otevřeno pro trvalý průchod hodinových inpulsů z hodinová svorky 15 na výstupní svorku gg, neboť na blokovací svorce 13 řadiče χ je nulová napětí.By this signal, the selection circuit g is switched so that data from its input terminal 63 forming the serial input terminal of the cyclic code generator can be passed to its output terminal 64. At the same time, the blocking gate 91 is open for continuous passage of the clock pulses from the clock terminal 15 to the output terminal gg, since there is zero voltage at the blocking terminal 13 of the controller χ.

Řídicí klopný obvod 92 je hladinový, takže při nulován signálu na vstupní svorce gg řadiče X je průchozí a na po>eouvací svorce g£ pracovního registru g je pak signál rovný logickému součinu signálů na nulovací svorce 03 a nastavovací avorce g£ řadiče χ.The control flip-flop 92 is leveled, so that when the signal at input terminal gg of controller X is cleared, it is continuous, and at the shift terminal g of work register g there is a signal equal to the logical product of the signals at reset terminal 03 and adjuster terminal g of controller χ.

2434-472434-47

Je-li tento logický součin nulový, pracuje pracovní registr g obvyklým způsobem, to jest dáte, přicházející na jeho vstupní svorku 51 dělí polynomem zadaným na souhrnní označený vstup g£ dekodéru g polynomů a takto zpracovaná data přesouvá na sériovou výstupní svorku 52·If this logical product is zero, the working register g operates in the usual way, that is, coming to its input terminal 51 divides it by the polynomial entered at the sum labeled input g £ of the polynomial decoder g and moves the processed data to the serial output terminal 52.

Zpracování vstupních dat při sériovém provozu je také možno přerušit nebo ukončit bez zastavení hodinového signálu přivádšného na hodinovou svorku 15 a to tak, že z neznázornžného obousmirného vývodu se na první výstup 22 registru Z režimu sadá kladný signál indikující ukončení sériového provozu.The input data processing in serial operation can also be interrupted or terminated without stopping the clock signal supplied to the clock terminal 15, so that a positive signal indicating the termination of the serial operation is set from the two-way terminal (not shown) to the first mode output 22.

Jím se vytvoří kladný signál i ns výstupní svorce 10 řadiče £, nebol klopný obvod gg se nachází ve sván výchozím stavu O. Tlm je zablokováno vytváření synchronizačních Impulsů na výstupní svorce 10 a pracovní registr g se zastaví.This generates a positive signal i n with the output terminal 10 of the controller 6, since the flip-flop gg is in the initial state O. Tlm blocks the generation of synchronizing pulses on the output terminal 10 and the working register g stops.

Vhodnou kombinací zadanou na vstupní svorky gg, 75. g6 vstupního dekodéru g lze přes neznázornšný vstup/výztupni blok výstup 73 nastavit tak, že na odpovídající obousměrné vývody procházejí*signály z výstupů 81. 82 vyhodnocovacího obvodu 8 a čte se tak výsledek zpracování vstupních dat.By means of a suitable combination inputted to the input terminals gg, 75. g6 of the input decoder g, the output 73 can be set via a not represented input / output block so that the signals from outputs 81, 82 of the evaluation circuit 8 pass to the corresponding bidirectional terminals. .

Je-li na nastavovací i nulovací svorce gg, 04 kladný signál, pak přes průchosí klopný obvod 92 projde i na posouvací svorku 54 pracovního registru g kladný aktivní signál. Jím se všechny neznázornšné vazební členy uvnitř pracovního registru g, bez ohledu ns signály na jejich programovacích svorkách 5010 ai 5070. přepnou tak, že pracují jako pouhé opakovači členy. Celý pracovní registr g je tak sapojen jako posuvný registr se vstupní svorkou 51 a výstupní svorkou gg.If there is a positive signal at the setting and reset terminals gg, 04, then a positive active signal passes through the flip-flop 92 to the shift register 54 of the working register. By this, all the not shown couplers within the working register g, regardless of the ns signals on their programming terminals 5010 and 5070, are switched to act as mere repeating members. The entire working register g is thus connected as a shift register with an input terminal 51 and an output terminal gg.

Blíže bude tento režim činnosti objasnšn v souvislosti s obr. 2.This mode of operation will be explained in more detail with reference to Fig. 2.

Při paralelním provozu generátoru cyklického kódu je na vstuppí svorky gg, gg, 76 vstupního dekodéru g přivedena nejprve taková kombinace, při níž je na druhé výstupní svorce 72 aktivní nulový signál.In parallel operation of the cyclic code generator, a combination is first applied to the input of the input decoder gg, gg, 76, such that a zero signal is active at the second output terminal 72.

Současnš je při ní pomocí výstupu 73 ovládán nesnázornšný vstup/výstupní blok tak, že do registru £ režimu se z neznázorněných obousměrných vývodů uloží 8-bitová řídicí slabika taková, že na první výstupní svorce 22 registru Z režimu se objeví kladný signál.At the same time, the input / output block (not shown) is controlled by the output 73 so that an 8-bit control syllable is stored in the mode register 6 from the two-way outlets (not shown) such that a positive signal occurs.

Tímto signálem je výběrový obvod g přepnut tak, že na jeho výstupní svorku 64 mohou procházet data ze sériové výstupní svorky 32 registru £ dat. Blokovací hradlo 91 pak na výstupní svorce 10 řadiče £ realizuje logický součet signálů z negačnl výstupní svorky přídavného klopného obvodu 90 a hodinových impulsů s hodinové svorky 15 řadiče £.By this signal, the selection circuit g is switched so that data from the serial output terminal 32 of the data register 6 can pass to its output terminal 64. The blocking gate 91 then outputs a logical sum of the signals from the negative output terminal 90 of the auxiliary flip-flop 90 and clock pulses to the clock terminal 15 of the controller 6 at the output terminal 10 of the controller.

Po provedeném sápisu řídicího slova do registru 2 režimu je na vstupní svorky gg, gg,After the control word has been written to the mode register 2, the input terminals gg, gg,

7ii· vstupního dekodéru X přivedena na dobu jednoho hodinového taktu další kombinace, při níž je aktivní nulový signál na první výstupní svorce 71 a při níž je pomocí výstupu 73 ovládán neznázorněný vstup/výstupní blok tek, te do registru £ dat se z neznázorněných obousmšrných vývodů uloží 8-bitová datová slabika.7ii of the input decoder X is applied for one hour to another combination, in which the zero signal at the first output terminal 71 is active and the output 73 controls the input / output block (not shown), enter the data register from bi-directional terminals (not shown). saves 8-bit data syllable.

Současně s tím ee přes spouštěcí svorku 11 řadiče £ spustí již dříve popsaná činnost čítače v řadiči 1 a na výstupní svorce ££ vznikne osm synchronizačních impulsů. Registr £ dat je sapojen jako paralelnč-sériový převodník, takže těmito synchronizačními impulsy se přesun· jeho obsah přea sériovou výstupní svorku 32 s přes výběrový obvod g do pracovního registru g.At the same time, through the trigger terminal 11 of the controller 8, the previously described counter operation in the controller 1 is triggered and eight synchronization pulses are generated at the output terminal 81. The data register 6 is connected as a parallel-serial converter, so that by means of these synchronization pulses its content is transferred through the serial output terminal 32 s via the selection circuit g to the working register g.

Poté ae sadá ns obousměrná vývody další datová slabika, čími aa čítač v řadiči £ znovu spustí a na jeho výstupní svorce 10 vsnikna dalších os· synchronizačních inpulsů.Thereafter, a further data syllable is set up by the bidirectional terminals, the aa and the counter of the controller 6 are restarted and at its output terminal 10 all other axes of the synchronization pulses are restarted.

//

Tato činnost se opakuje pro všechny další zadávané datové slabiky, které jsou tímto způsobem přesouvány do pracovního registru £ a v něm postupně zpracovávány stejným způsobem jako při sériovém provozu.This operation is repeated for all other data syllables entered, which in this way are moved to the work register 6 and processed therein in the same manner as in serial operation.

Stejnš tak jako při sériovém provozu lze vhodnou kombinací ne vstupních svorkách 74.As with serial operation, a suitable combination of the input terminals 74 can be used.

75. 76 vstupního dekodéru 2 nastavit neznázoměný vstup/výstupní blok tak, še lze číst ne odpovídající obousměrné vývody signály z výstupů 81. 82 vyhodnocovacího obvodu É£.75. 76 of the input decoder 2 to set the input / output block (not shown) so that the corresponding bi-directional terminals can read signals from the outputs 81, 82 of the evaluation circuit 72.

Navíc je možno jinými vstupními kombinacemi číst na tyto obousměrné vývody i signály ze souhrnně označeného výstupu 55 nebo 56. představujícího první nebo druhou polovinu 16-bitového pracovního registru £.In addition, by other input combinations, signals from the collectively designated output 55 or 56 representing the first or second half of the 16-bit working register 6 can be read on these bidirectional terminals.

Na obr. 2 je znázorněno další možné provedení řadiče χ a jeho připojení k pracovnímu registru £. Řadič X obsahuje čárkovaně oddělenou část s čítačem, která je stejná jako na obr. 1 a je z ní znázorněn pouze přídavný klopný obvod 90 s blokovacím hradlem 91.FIG. 2 shows another possible embodiment of the controller χ and its connection to the working register 6. The controller X comprises a dashed counter portion, which is the same as in FIG. 1, showing only an additional flip-flop 90 with a blocking gate 91.

Druhá část řadiče s řídicím klopným obvodem 92 však obsahuje navíc pamělový obvod >00. jehož výstupní svorka tvoří druhou pomocnou řídicí svorku 142 a pamělový obvod 101. jehož výstupní svorka ja přes Iwertor připojena k prvnf pomocné řídicí svorce 141 řadiče χ.However, the second part of the controller with the control flip-flop 92 also comprises a memory circuit> 00. whose output terminal forms a second auxiliary control terminal 142 and a memory circuit 101. whose output terminal is connected via an Iwertor to the first auxiliary control terminal 141 of the χ controller.

Nastavovací svorka pemělového obvodu 100 je spolu s první nastavovací svorkou pamělového obvodu 101 připojena k výstupní svorce nastavovacího hradla 96 a k první vstupní svorce spouštěcího hradla £8.The setting terminal of the changeover circuit 100, together with the first setting terminal of the memory circuit 101, is connected to the output terminal of the adjusting gate 96 and to the first input terminal of the trigger gate 48.

Výstupní svorka spouštěcího hradla 98 je spojena s nastavovací svorkou přídavného klopnho obvodu 90. jehož výstupní svorke je připojena k nulovací svorce druhého pamělového obvodu 101. Druhá vstupní svorka spouštěcího hradla 98 je spojena s první nulovací svorkou pemělového obvodu 100. s druhou'nastavovací svorkou druhého pamělového obvodu 101 a a výstupní svorkou nulovacího hradla £2.The trigger gate output terminal 98 is coupled to the auxiliary flip-flop 90 setting terminal whose output terminal is connected to the second memory circuit reset terminal 101. The second trigger gate input terminal 98 is coupled to the first flip-flop 100 terminal reset terminal. a memory circuit 101a and a reset gate output terminal 62.

Třetí vstupní svorke spouštěcího hradla £§ je připojena k spouštěcí svorce 11 řadiče χ. První vstupní svorka nulovacího hradla 97 je připojena k nulovací svorce 0£ řadiče χ, jeho druhá vstupní svorka je spojena s druhou vstupní svorkou nastavovacího hradle 96 a je přes invertor 99 připojena ke vstupní svorce 12 řadiče.The third input terminal of the trigger gate 50 is connected to the trigger terminal 11 of the controller χ. The first input gate of the reset gate 97 is connected to the reset terminal 80 of the controller χ, its second input terminal is connected to the second input terminal of the adjusting gate 96 and is connected via an inverter 99 to the input terminal 12 of the controller.

První vstupní svorka nastavovacího hradla 96 je spojena s nastavovací svorkou 04 řadiče X· Negační výstupní svorka řídicího klopného obvodu 92 je spojena se třetími vstupními svorkami nastavovacího a nulového hradla 96 a 97 s druhou nulovací svorkou prvního pamělového obvodu 100 a se třetí nastavovací svorkou druhého pamělového obvodu 101.The first input terminal of the adjusting gate 96 is connected to the adjusting terminal 04 of the controller X. The negating output terminal of the control flip-flop 92 is connected to the third input terminals of the adjusting and neutral gates 96 and 97 to the second reset terminal of the first memory circuit 100 and to the third adjusting terminal of the second memory circuit 101.

Pracovní registr £ sestává z první a druhé 8-bitové části, které jaou od sebe čárkovaně odděleny. První část obsahuje vstupní vazební člen 501. jehož výstupní svorka 5013 je spojena se vstupní svorkou 5021 první kaskády klopných obvodů 502.The working register 8 consists of first and second 8-bit parts which are separated by dashed lines. The first portion comprises an input coupler 501 whose output terminal 5013 is coupled to the input terminal 5021 of the first cascade of flip-flops 502.

Její výstupní svorke 5022 je spojena s první vstupní svorkou 5031 vnitřního vazebního členu 503. Jehož výstupní svorke 5033 je spojena se vstupní svorkou 5041 druhé kaskády klopný* obvodů 504.Its output terminal 5022 is coupled to the first input terminal 5031 of the inner coupler 503. whose output terminal 5033 is connected to the input terminal 5041 of the second flip-flop circuit 504.

Synchronizační svorka 5020 první kaskády 502 a synchronizační svorka 5040 druhé kaskády 504 jsou připojeny k synchronizační svorce 50 pracovního registru £. Stejným způsobem je zapojena i druhá část pracovního registru £, a to sa vstupním vazebním členem 505. první kaskádou klopných obvodů 506. vnitřním vazebním členem 507 a druhou kaskádou klopných obvodů 508.The synchronization terminal 5020 of the first cascade 502 and the synchronization terminal 5040 of the second cascade 504 are coupled to the synchronization terminal 50 of the working register 6. In the same way, the second part of the working register 6 is connected with the input coupler 505, a first cascade of flip-flops 506, an internal coupler 507, and a second cascade of flip-flops 508.

Výstupní svorka 5013 vstupního vazebního členu 501 je navíc připojena i ke druhé vstupní svorce ££££, 5052 a 5072 vazebních členů 503. 505 e 507. Programovací svorky všech vazeb7 nich členů 50». 503. 505 a 507 jaou současní i programovacími svorkami 5010. 5030. 5050 a ggjg pracovního registru g. První vstupní svorka 5011 vstupního vazebního členu 501 tvoří vstupní svorku 51 pracovního registru g, první vstupní svorka 5051 vstupního vazebního členu 505 je připojena k výstupní svorce 5042 druhé kaskády klopných obvodů 504.In addition, the output terminal 5013 of input coupler 501 is coupled to second input terminal 50, 5052, and 5072 of couplers 503, 505, and 507, respectively. 503 and 507 are both current and programming terminals 5010. 5030. 5050 and ggjg of the working register g. The first input terminal 5011 of the input coupler 501 forms the input terminal 51 of the working register g, the first input terminal 5051 of the input coupler 505 is connected to the output terminal. 5042 second cascade flip-flops 504.

Výstupní svorka 5082 druhá kaskády klopných obvodů 508 tvoří výstupní svorku 53 pracovního registru g a je zapojena zpét ke druhé vstupní svorce 5012 vstupního vazebního členu 501. První posouvaeí svorky 5014. 5034. 5054. 5074 víech vasebních členů 501. 503. 505 a 507 jsou připojeny k první pomocné řídicí svorce 141 řadiče 1, k jehož druhé ponocná řídicí svorce 142 jsou připojeny přídavné vstupní,svorky 5016. 5056 vstupních vazebních členů 501 ⁸ 505. jejichž druhá poeouvecí avorky 5015. 5055 tvoří posouvaeí svorku g£ pracovního registru g a jsou epo jeny s řídicí svorkou řadiče X.The output terminal 5082 of the second flip-flop 508 forms the output terminal 53 of the working register g and is connected back to the second input terminal 5012 of the input coupler 501. The first shifting terminals 5014. 5034. 5054. 5074 of all couplers 501. 503. 505 and 507 are connected to the first auxiliary control terminal 141 of the controller 1, to which the second auxiliary control terminal 142 are connected additional input terminals 5016. 5056 input couplers 501 ⁸ 505. whose second sliding terminals 5015. 5055 form the shifting terminal g pracovního of the working register g and connected with controller control terminal X.

Vnitřní vazební člen 503 je proveden jeko kombinační obvod, který známým způsobem realizuje logickou funkci vyjádřenou následující pravdivostní tabulkou:The inner coupler 503 is a combination circuit which, in a known manner, implements the logic function expressed by the following truth table:

PR ZM YPR ZM Y

1 A ♦ B1 A ♦ B

1 A1 A

X 0 A kde PR, 231, A, Β, Y jsou signály na svorkách 5030. gfig£, 5031. 5032 . 5033. StejnS je uvnitř sapojen i vazební člen 507.X 0 A where PR, 231, A, Β, Y are signals at terminals 5030. gfig,, 5031. 5032. 5033. The coupler 507 is also connected inside.

Vstupní vazební člen 501 je proveden jeko kombinační obvod, který známým způsobem realizuje logickou funkci vyjádřenou následující pravdivostní tabulkou:The input coupler 501 is a combination circuit which, in a known manner, implements the logic function expressed by the following truth table:

C SK PR ZM YC EN PR CHANGES

X 0 1 1 A + BX 0 1 1 A + B

X 0 0 1 AX 0 0 1 A

1 X 0 A1 X 0 A

X 0 X 0 C kde C, SH, PR, ZM, A, B,Y jsou signály na svorkách 5016. 5015. 5010. 5014. 5011. 5012. 5013. Stejné je uvnitř zapojen i vazební člen 505.X 0 X 0 C where C, SH, PR, ZM, A, B, Y are signals at terminals 5016. 5015. 5010. 5014. 5011. 5012. 5013. The same is connected inside coupler 505.

Řadič £ pracovní registr g v sériovém 1 paralelním režimu tak, aby tento zpracovával data podle zvoleného polynomu, nebo pracoval jako posuvný registr nebo se postupné uvedl do stavu 0 nebo 1.The controller 8 of the working register g in serial 1 parallel mode so that it processes data according to the selected polynomial, or works as a shift register, or gradually enters a state of 0 or 1.

Provádí to při nulovém signálu na své vstupní svorce xa, kdy je řídicí klopný obvod 92. průchozí pro signály nulovací a nastavovací svorky 03 a 04. Je-li na obž tyto svorky přiveden z odpovídajících obousměrných vývodů nulový signál, je nulový signál i na řídicí svorce 11.This is done at a zero signal at its input terminal xa, when the control flip-flop 92 is through for the signals of the reset and adjustment terminals 03 and 04. If both of these terminals are supplied with a zero signal from the corresponding bidirectional terminals terminal 11.

Protože přídavý klopný obvod 90 se nachází ve svém výchozím stavu O, je na pomocné řídicí svorce 141 kladný signál. Ma pomocné řídicí svorce 142 je libovolný signál odpovídající současnému stavu pamětového obvodu Jgg.Since the auxiliary flip-flop 90 is in its initial state 0, there is a positive signal at the auxiliary control terminal 141. The auxiliary control terminal 142 is any signal corresponding to the current state of the memory circuit Jgg.

To snsasná, žs pro vžoehny vasobní členy je SH « 0, ZM · 1, takže v souhlase se shora uvedenými tabulkami v sávlalooti na signálech PR na jejich programovacích svorkách 5010 až 5070 rsnllsuji bul funkci logická nonakvivalenct vstupů A, B nebo pouze opakují signál se svého vstupu A.This means that for all couplers it is SH 0, ZM · 1, so that, in accordance with the above tables, the signals on the PR signals at their programming terminals 5010 to 5070 rsnll b a function of logical non-equivalence of inputs A, B or merely repeating the signal. their entry A.

IAND

Celý například 16-bitový pracovní registr £ je tín tedy nestaven ne obvyklou funkci určenou dekodérem £ polynomu tak, že ae provádí dělení vstupních dat přiváděných ne vstupní svorku 51 zadaným polynomem.Thus, for example, the entire 16-bit working register 8 is tin not set to a conventional function determined by the polynomial decoder 6 such that it divides the input data supplied to the input terminal 51 by the specified polynomial.

Je-li na nulovací 1 nastavovací svorce 03. 04 kladný signál, je kladný signál i na řídicí svorce 14. Nulovým signálem z negační výstupní svorky klopného obvodu 9? se nastaví pamžlový obvod 101 tak, že na potočné řídicí svorce 141 je pak nulový signál.If there is a positive signal at reset terminal 03 04, is the positive signal i at control terminal 14. Zero signal from the negative output terminal of flip-flop 9? the memory circuit 101 is set such that there is a zero signal at the rotary control terminal 141.

To znamená, že pro vžechny vazební členy je SH = 1, 3Í = O, takže v souhlase a uvedenými tabulkani, bez ohledu na signály PH přiváděné z dekodéru £ polynomů ne jejich programovací svorku 5010 až 5070 pouze opakují signál ze svých vstupů A. Celý pracovní registr £ je tím zapojen pouze jako posuvný 16-bitový registr se vstupní svorkou 51 a výstupní svorkou 53.That is, for all couplers, SH = 1, 31i = 0, so that in accordance with the table below, regardless of the PH signals supplied from the polynomial decoder 6, their programming terminal 5010 to 5070 only repeats the signal from their inputs A. the working register 8 is thus only connected as a shiftable 16-bit register with an input terminal 51 and an output terminal 53.

V sériovém provozu je na blokovací svorce 13 řadiče £ nulový signál, takže blokovací hradlo 91 je trvale otevřeno pro průchod hodinových impulsů z hodinové svorky 15 řadiče £ na jeho výstupní svorku 10. Pracovní registr £ je tedy řízen trvale běžícími synchronizačními signály na své synchronizační svorce 50 e na jeho vstupní svorce 51 přicházejí data ze vstupní svorky 63 výběrového obvodu £ tvořící sériovou vstupní svorku celého generátoru cyklických kódů.In series operation, there is a zero signal on the blocking terminal 13 of the controller 8, so that the blocking gate 91 is permanently open to pass clock pulses from the clock terminal 15 of the controller 8 to its output terminal 10. The working register is thus controlled by continuously running synchronization signals on its synchronization terminal. 50 e, at its input terminal 51, data is received from the input terminal 63 of the selection circuit 6 forming the serial input terminal of the entire cyclic code generator.

V paralelním provozu je na blokovací svorce 13 řadiče £ kladný signál, takže průchod hodinových Impulsů ns jeho výstupní svorku 10 je ovládán jeho přídavným klopným obvodem 90.In parallel operation, there is a positive signal on the blocking terminal 13 of the controller 8, so that the passage of the clock pulses n with its output terminal 10 is controlled by its additional flip-flop 90.

To znamená, že teprve při zápisu datové slabiky do registru fi dat se objeví na spouětěcí svorce 11 řadiče £ aktivní nulový signál.This means that only when the data syllable is written to the data register fi the active zero signal appears on the trigger terminal 11 of the controller.

Protože na negeční výstupní svorce řídicího klopného obvodu 92 je již uvedené nulové napčtí, je přes hradle 96. 97 otevřeno hradlo 98 pro průchod uvedeného spoužtěcího signálu. Jím se proto spustí čítač modulo 8 ?s>diče £ a na výstupní svorce £0 řadiče £ vznikne osm synchronizačních impulsů.Since there is already a zero voltage at the negative output terminal of the control flip-flop 92, a gate 98 is opened through the gate 96, 97 for passing said trigger signal. It therefore triggers the modulo counter 8 of the controller 8 and generates eight synchronizing pulses at the output terminal 90 of the controller 8.

Jimi je pracovní registr £ řízen tak, že ee do něho postupně přesune datová slabika z registru fi dat, což ee opakuje pro každou dalěí datovou slabiku.Through them, the work register 8 is controlled so that the data syllable is gradually transferred from it to the data register fi, which ee repeats for each additional data syllable.

Je-li na nulovací svorce 03 kladný signál a na nestavovací svorce 04 nulový eignál, je ne řídicí evorce ££ řadiče £ nulový eignál. Tím jsou obě hradla 96. 97 otevřena. Vzniklým nulovým signálem na výstupní svorce nulovacího hradla 97 se pamčlový obvod 100 nestaví do stavu s nulovým signálem nápomocné řídicí svorce 142 a pamčlový obvod 101 se nastaví do stavu s nulovým signálem na pomocné řídicí svorce 141.If there is a positive signal at the reset terminal 03 and a zero signal at the non-adjustable terminal 04, then the control evolution £ of the controller je is zero signal. Thus both gates 96, 97 are opened. With the resulting zero signal at the output gate of the reset gate 97, the memory circuit 100 is not set to the zero signal state to the control terminal 142, and the memory circuit 101 is set to the zero signal state at the auxiliary control terminal 141.

To znamená, že pro věechny vazební členy je SH » O, 3! = 0, takže bez ohledu na signály PH na jejich programovacích svorkách 5010 až 5070 pouze opakují vstupní signál a to tak, že vnitřní vazební členy ze svého vstupu A a vstupní vazební členy ze svého vstupu C.This means that for all couplers SH is 0, 3! = 0, so irrespective of the PH signals at their programming terminals 5010 to 5070, they only repeat the input signal so that the internal couplers from their input A and the input couplers from their input C.

Celý pracovní registr £ je tím zapojen jako dva 8-bitové posuvné registry se vstupními svorkami paralelně připojenými k pomocné řídicí svorce 142. ne níž je nastaven nulový signál. Nulový signál z výstupní svorky nulovacího hradla 97 způsobí přes spouětěcí hradlo 98 i nastavení přídavného klopného obvodu 90.The entire working register 8 is thus connected as two 8-bit shift registers with input terminals connected in parallel to the auxiliary control terminal 142, over which the zero signal is set. A zero signal from the output terminal of the reset gate 97 will also cause an additional flip-flop 90 to be set via the trigger gate 98.

Tím se jednak spustí čítač modulo 8 řadiče £ a jednak se tím umožní pamělovému obvodu .101. aby zůstal překlopen ve stavu s nulovým napětím na pomocné řídicí svorce 141 i po skončení kladného signálu na nulovací svorce fifi.This triggers, on the one hand, the modulo counter 8 of the controller 8 and, on the other hand, enables the memory circuit 101 to be enabled. to remain flipped in the zero-voltage state at the auxiliary control terminal 141 even after the positive signal at the reset terminal fifi has ended.

V sériovém režimu procházejí hodinová impulsy na synchronizační svorku 50 obou 8-bitových posuvných registrů trvale, takže po osmi taktech je do nich nahrán stav O díky nulovému signálu ne pomocně řídicí svorce 142. Po skončení tčehto osmi taktů se přídavný klopný obvod 90 řadiče £ uvede zpžt do stavu 0, vynuluje pamžlový obvod 101 n na pomocné řídicí svorce 141 vznikne opět kladný signál. Po provedeném vynulování se tedy pracovní registr £ opět automaticky zápoji v souhlase s dříve uvedenými tabulkami jako 16-bitový pracovní registr připravený pro dělení vstupních dat zadaných polynomem, V paralelním režimu se vynulování pracovního registru 2 provede zcela stejně, přestože je přitom kladný signál na blokovací svorce 13 řadiěe 1·In serial mode, the clock pulses are continuously transmitted to the synchronization terminal 50 of both 8-bit shift registers, so that after eight clocks, the state O is loaded due to a zero signal not to the control terminal 142. After the eight clocks. return to 0, the memory circuit 101 n at the auxiliary control terminal 141 resets to a positive signal. After resetting, the working register 6 is again automatically switched in accordance with the above tables as a 16-bit working register ready to divide the input data entered by the polynomial. In parallel mode, resetting the working register 2 is performed exactly the same, even though the blocking signal is positive. terminal 13 of series 1 ·

Je-li na nastavovací svorce 04 kladný signél a na nulovací svorce 03 nulový signál, je obdobně na řídicí svorce 14 a pomocně řídicí svorce 141 nulový signál a na pmocně řídicí svorce 142 je kladný signál.If there is a positive signal at the setting terminal 04 and a zero signal at the reset terminal 03, then there is a zero signal at control terminal 14 and auxiliary control terminal 141, and at positive control terminal 142 there is a positive signal.

To znamená, že celý pracovní.registr £ je tím zapojen jako dva nepříklad 8-bltové posuvné registry se vstupními svorkami připojenými k pomocné řídicí svorce 142. na níž je kladný signál.That is, the entire working register 8 is thus connected as two non-example 8-bit shift registers with input terminals connected to the auxiliary control terminal 142 on which there is a positive signal.

Osmi hodinovými impulsy se pak celý pracovní registr, stejně v sériovém i paralelním režimu, nastaví dostavu l-a poté se přepne opět ne dělení zadaným polynomem. V neznázor- , něném příkladu provedení řadiěe £ je také možné mezi výstupní svorku prvního pamělového obvodu 100 a pomocnou řídicí svorku 142 zařadit součinové hradlo, jehož druhá vstupní svorka je připojena k negační výstupní svorce řídicího klopného obvodu 92.The eight-hour pulses then set the whole working register, both in serial and parallel mode, to the l-set and then switch again not to divide by the specified polynomial. In the not shown embodiment of the row 6, it is also possible to include a product gate between the output terminal of the first memory circuit 100 and the auxiliary control terminal 142, the second input terminal of which is connected to the negative output terminal of the control flip-flop 92.

Tím lze bez zapojení druhé nulovací svorky pamělováho obvodu 100 zajistit, že při kladném signálu na řídicí svorce 14 bude nulový signál na pomocné řídicí svorce 142.Thereby, it is possible to ensure that without a second reset terminal of the memory circuit 100, a positive signal at the control terminal 14 will provide a zero signal at the auxiliary control terminal 142.

y dalším neznázornšném příkladu provedení pracovního registru £ je také možné některé jeho vazební členy uvnitř zapojit tak, že mají nepříklad dvě programovací svorky, čímž lze zjednodušit dekodér £ polynomů.In another embodiment (not shown) of the working register, it is also possible to connect some of its couplers inside such that they have, for example, two programming terminals, whereby the polynomial decoder 6 can be simplified.

Na obr. 3 je znázorněno připojení řadiče i k registru £ dat a k výběrovému obvodu 6 generátoru cyklického kódu v případě, že je tento vybaven generátorem 2 parity. Z řadiče £ je znázorněno pouze přenosové hradlo 19. přídavný klopný obvod 90 a blokovací hradlo £1, které jsou zapojeny stejně jako na obr. 1.FIG. 3 shows the connection of the controller 1 to the data register 6 and the selection circuit 6 of the cyclic code generator, if equipped with a parity generator 2. Of the controller 8, only the transmission gate 19, the additional flip-flop 90 and the blocking gate 81, which are connected as in FIG. 1, are shown.

Registr £ dat se svorkami 30. 32. ££, řadič £ se svorkami 11. 13 a výběrový obvod 6 se svorkami 61. 62. 63. 64 jsou vzájemně i s ostatními bloky generátoru cyklického kódu spojeny stejně jako na obr. 1.The data register 6 with the terminals 30, 32, 32, the controller 6 with the terminals 11, 13 and the selection circuit 6 with the terminals 61, 62, 63, 64 are connected to each other and to the other blocks of the cyclic code generator as in FIG.

Výběrový obvod 6. je však vybaven časovači svorkou 65. která je připojena k výstupní svorce přenosového hradla 19 řadiče £. Dále je vybaven třetí a čtvrtou vstupní svorkou 66.However, the selection circuit 6 is equipped with a timing terminal 65 which is connected to the output terminal 19 of the controller gate. It is also equipped with third and fourth input terminals 66.

67. které jsou spojeny s výstupními svorkami generátoru 2 parity, tvořeného dvojkovým čítačem. Jeho vstupní svorky jsou připojeny k sériové výstupní svorce 32 registru £ dat a jeho hodinová svorka je spojena se synchronizační svorkou 30 registru £ dat.67. which are connected to the output terminals of a parity generator 2 formed by a binary counter. Its input terminals are connected to the serial output terminal 32 of the data register 6 and its clock terminal is connected to the synchronization terminal 30 of the data register 6.

Výstupní svorka 64 výběrového obvodu 6. je spojens se sériovou vstupní svorku 35 registru £ dat a se vstupní svorkou 51 na obr. 3 neznázorněného pracovního registru £. Pomocné ovládací svorky 69. 68 výběrového obvodu 6. jsou připojeny k odpovídajícím výstupním svorkám na obr. 3 neznázorněného registru 2 režimu.The output terminal 64 of the selection circuit 6 is coupled to the serial input terminal 35 of the data register 6 and to the input terminal 51 in FIG. The auxiliary control terminals 69, 68 of the selection circuit 6 are connected to the corresponding output terminals of the mode register 2 (not shown) in FIG.

Souhrnně označený perelelní vstup 33 a paralelní výstup 34 registru £ dat je přes neznázorněný vstup/výstupní blok připojen k odpovídajícím neznázorněným obousměrným vývodům.The collectively labeled pearl input 33 and the parallel output 34 of the data register 6 are connected to corresponding bi-directional terminals (not shown) via an input / output block (not shown).

Řadič £ řídí činnost výběrového obvodu 6 v paralelním provozu tak, že po dobu prvních sedmi taktů synchronizačního signálu procházejí ne výstupní svorku 64 výběrového obvodu <S data ze sériové výstupní svorky 32 registru dat.The controller 6 controls the operation of the selector circuit 6 in parallel operation such that for the first seven clocks of the synchronization signal, the output terminal 64 of the selector circuit S passes data from the serial output terminal 32 of the data register.

V osmém taktu je signálem na časovači svorce 65 přepnut výběrový obvod tak, že na jeho výstupní svorku 64 projde signál z přímé nebo negační výstupní svorky generátoru 2 parity. Sedm datových bitů je tímto způsobem doplněno o sériově vypočtený paritní bit a takto korigovaná datová slabika postupuje jednak do pracovního registru £ a jednak zpět do datového registru £.In the eighth measure, the selection circuit is switched by a signal at the timing terminal 65 by passing a signal from the direct or negating output terminal of the parity generator 2 to its output terminal 64. In this way, the seven data bits are supplemented by a serially calculated parity bit and the corrected data syllable proceeds both to the work register 6 and back to the data register 6.

243447 ¹ 10243446 ¹ 10

V pracovním registru £ je obvyklým způsobem zpracována, zatímco z registru £ dat ji lze přes paralelní výstup 34 přečíst na neznézorněné obousměrné vývody· Podle obsahu řídicí slabiky v neznázorněném registru £ režimu, k němuž jsou připojeny pomocná ovládací svorky 68. 69 výběrového obvodu 6., lze náhradu osmého datového bitu vypočteným paritním bitem zablokovat, nebo lze zvolit sudou nebo lichou paritu tím, že se zablokuje odpovídající jedna ze vstupních svorek 66. 67 výběrového obvoduIt is processed in the working register 6 in the usual manner, while it can be read from the data register 6 via the parallel output 34 to two-way outlets (not shown) according to the contents of the control syllable in the mode register not shown. , the replacement of the eighth data bit by the calculated parity bit can be disabled, or even or odd parity can be selected by blocking the corresponding one of the input terminals 66, 67 of the selection circuit.

Generátor cyklických kódů tedy provádí automatická nastavení svého řadiče £ do výchozího stavu bez přivedení vnějšího nastavovacího signálu, umožňuje činnost v sériovém i paralelním režimu a používá některé obousměrné vývody i v sériovém režimu pro čtení chybových signálů jak v době zpracování dat, tak i při jeho zastavení nebo přeražení.Thus, the cyclic code generator automatically adjusts its controller to its initial state without supplying an external setting signal, allows operation in both serial and parallel modes, and uses some bidirectional terminals even in serial mode to read error signals both at the time of data processing and stopping or break.

Umožňuje nejen zpracováni dat pomocí zadaného polynomu, ale v paralelním provozu i jejich doplňování vypočítávanou lichou nebo sudou paritou. Na obousměrná vývody lze přečíst nejen chybové signály, ale i data doplněná paritou, případně obsah celého pracovního registru.It enables not only data processing using the given polynomial, but also in parallel operation the data addition by calculated odd or even parity. The bi-directional terminals can read not only error signals, but also data supplemented by parity, or the contents of the entire working register.

Dva z obousměrných vývodů, které jsou určeny pro nulování nebo nastavování pracovního registru £ jak v sériovém, tak i v paralelním provozu, umožňuje použít 1 k nastavení posouvacího režimu, k jehož nastavení by jinak byl potřebný dalží vývod· Materiálově úsporným sériovým způsobem ae provádí nulování nebo nastavení celého pracovního registra £.Two of the bidirectional terminals, which are intended for resetting or setting the working register 6 in both serial and parallel operation, allow the use of 1 to set a shift mode that would otherwise require an additional terminal. or setting the entire work register £.

Svou vysokou funkční universálností, sníženým počtem ovládacích vývodů i sjednoduěenýml klopnými obvody je generátor cyklických kódů zejména výhodný pro realizaci technologií i integrovaných obvodů.Due to its high functional versatility, reduced number of control outlets and simplified flip-flops, the cyclic code generator is particularly advantageous for the implementation of technologies and integrated circuits.

Claims

SUBJECT OF THE INVENTION

Cyclic code generator, characterized in that its controller (1) is connected by its application terminal (11) to the first output terminal (71) of the input decoder (7) and to the write terminal (31) of the data register (3) whose synchronization the terminal (30) together with the synchronization terminal (50) of the working register (5) is connected to the output terminal (10) of the controller (1), whose input terminal (12) is connected to the expensive output terminal (72) of the input decoder (7) and a mode register record terminal (2) whose first output terminal (22) is coupled to the blocking terminal (13) of the controller (1) and to the control terminal (61) of the selection circuit (6) whose first input terminal (62) is connected to a serial output terminal (32) of the data ragiatrator (3) and whose expensive input terminal (63) forms the serial input terminal of the cyclic code generator and whose output terminal (64) is connected to the input terminal (51) of the working ragiatrist (5) whose programming terminals (5010 to 5 070) are connected to corresponding output terminals (410 to 470) of a polynomial decoder (4), whose input (41) is connected to a second output (24) of the mode register (2), the evaluation circuit (8) having its inputs (85, 86) connected to the outputs (55, 56) of the working register (5), whose sliding terminal (54) is connected to the control terminal (14) of the controller (1), which is the output terminal of the control flip-flop (92) connected to the input terminal (12) of the controller (1) and the input terminal of which is connected via the first product gate (93) to the reset terminal (03) and the cantilever terminal (04) of the controller (1). ²

The cyclic code generator according to claim 1, characterized in that a first gate (93) is associated with a transmission gate (19), the output terminal of which is connected and the input terminal of the expensive product gate (95), the output terminal of which is connected and the input terminal of the additional flip-flop (90), the output terminal of which is connected to adhere to the expensive access gate of the expensive product gate (95), the output terminals of the three flip-flops (16,

17, 18) of counter 1 of additional flip-flop (90) are connected by corresponding input terminals of detection gate (94), whose output terminal is connected to input of first flip-flop (16) of counter, clock terminals in all flip-flops (16, 17). 18) the counters of the auxiliary flip-flop (90) are connected to the clock terminal (15) of the controller (1) to which the first input terminal of the blocking gate (91) is connected, the second input terminal of which is connected to the output terminal of the auxiliary flip-flop ( 90) and whose third input terminal forms the locking terminal (13) of the controller (1), the trigger terminal (11) of which is the adjustment terminal of the additional tilt circuit (90).

The cyclic code generator according to Claims 1 and 2, characterized in that the controller (1) additionally comprises first and second memory circuits (100 and 101) which are connected so that the first adjusting terminals of the two circuit circuits (100, 101) are connected to the output terminal of the adjusting gate (96) β with the first input terminal of the trigger gate (98), the second input terminal of which is connected to the output terminal of the reset gate (97), the second reset terminal of the first memory circuit (100); a second memory circuit (101), the third terminal of the trigger gate (98) being connected to the trigger terminal (11) of the diluter (1), the output terminal of which is connected to the adjusting terminal of the additional flip-flop (90) a reset terminal of a second memory circuit (101), the output terminal of which is optionally connected via an inverter to a first auxiliary control terminal (141) of the controller (1), the second auxiliary control terminal (142) of which comprises the output terminal of the first memory circuit (100), the first input terminal of the adjusting gate (96) being connected to the adjusting terminal (04) of the controller (Ϊ) to which the first an output terminal of the first product gate (93), the second input terminal forming the reset terminal (03) of the controller (1) being connected to the first input terminal of the reset gate (97), the second input terminal of the adjusting and resetting gate (96, 97) connected via an inverter (99) to the input terminal (12) of the controller (1) and the third input terminals of both the adjusting gate (96) and the reset gate (97) are together with the first reset terminal of the first memory circuit (100) and the third adjustment terminal a second memory circuit (101) connected to the negative output terminal of the control flip-flop (92), and the working register (5) consists of first and second parts which are k, each comprising an input coupler (501, 505) whose output terminal (5013, 5053) is connected to the input terminal (5021, 5061) of the first flip-flop cascade (502, 506) whose output terminal (5022, 5062) is connected to the first input terminal (5031, 5071) of the inner link member (503, 507), whose output terminal (5033, 5073) is connected to the input terminal (5041,

5081) a second flip-flop cascade (504, 508), wherein the first slide terminals (5014, 5034, 5054, 5074) of all couplers (501, 503, 505, 507) are connected to the first auxiliary control terminal (141) of the diluent (1). ), the second shifting terminals (5015, 5055) of the two input couplers (501, 505) forming the additional terminal (54) of the working register (5) are connected to the control terminal (14) of the controller (1) and the additional input terminals (5016, 5056) the two input couplers (501, 505) are connected to the second auxiliary control terminal (142) of the controller (1) and the output terminal (5013) of the input coupler (509) of the first part of the working register (5) is connected to the second input terminals 5032, 5052, 5072) of the remaining binding members (503, 505, 507).

Cyclic code generator according to Claims 1, 2 and 3, characterized in that the output terminal (64) of the selection circuit (6) is connected to the serial input terminal (35) of the det register (3), whose serial output terminal (32). ) is connected the input of the parity generator (9) formed by a binary counter, whose direct and negative output terminals are connected to the third and fourth input terminals (66, 67) of the selection circuit (6), whose combing terminal (65) is connected to the output terminal of the a gate (19) of the controller (1), wherein the binary counter clock terminal is connected to the synchronization terminal (30) of the data register (3).