KR930007593Y1

KR930007593Y1 - Control signal oscillating circuit for data input & output between apparatus

Info

Publication number: KR930007593Y1
Application number: KR2019900021408U
Authority: KR
Inventors: 이병길
Original assignee: 삼성항공산업 주식회사; 안시환
Priority date: 1990-12-28
Filing date: 1990-12-28
Publication date: 1993-11-05
Also published as: KR920014099U

Abstract

내용 없음.No content.

Description

Device I / O Interface Circuit

제 1 도는 장치간 데이타 전송을 설명하는 블록도면.1 is a block diagram illustrating data transfer between devices.

제 2 도는 본 고안에 따른 회로 구성도이다.2 is a circuit diagram according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : D형 플립플롭 2 : 쉬프트 레지스터1: D flip-flop 2: Shift register

3 : NOR 게이트 4 : 반전기3: NOR gate 4: inverter

본 고안은 CPU와 외부 기기와의 데이타 입출력에 관계된 인터페이싱에 관한 것으로, 특히 장치간 데이타 입출력을 제어하기 위한 제어신호를 하드웨어적으로 구현한 인터페이스회로에 관한 것이다.The present invention relates to an interface related to data input / output between a CPU and an external device, and more particularly, to an interface circuit implementing hardware control signals for controlling data input / output between devices.

통상, 디지탈 시스템은 펄스 발생기로부터 공급되는 공통의 클럭펄스에 의해 동기화되나, CPU와 I/O 인터페이스와 같은 유닛에 있어서는 그 펄스 발생원이 상호 독립적으로 운영된다. 그러나, 상기 2개의 유닛이 공통의 클럭을 사용하는 경우에는 이들 유닛은 동기 방식으로 운영되는 것이나, 대부분 이와는 반대로 비동기 상태로 운영되고 있다. 따라서, 비동기적으로 독립적으로 운영된다는 점에서 상호 유닛간에는 제어 신호가 필요하게 되고 제1유닛으로부터 제2유닛으로 데이타 전송이 일어날 때 이것이 유효함을 알리기 위해 스트로브 제어펄스의 수단에 의해 상호 통신이 원활히 되도록 하는 것이 일반적이다.Typically, digital systems are synchronized by a common clock pulse supplied from a pulse generator, but in units such as the CPU and the I / O interface, the pulse generators operate independently of each other. However, when the two units use a common clock, these units are operated in a synchronous manner, but in most cases, they are operated asynchronously. Therefore, the mutual communication is smoothly carried out by means of the strobe control pulse to inform that the control signals are required between the mutual units in that they are operated asynchronously and independently and that this is valid when data transfer from the first unit to the second unit occurs. It is common to make it possible.

이러한 제어 신호내지는 그외의 필요한 통신을 위한 제어 신호를 포함하여 헨드쉐이킹으로 호칭되고 있는데 특히 이 스트로브 제어에 대하여 첨부한 제 1 도에는 블록도면이 도시되어 있는데, 제1 유닛(소스 유닛)(10)으로부터 제2유닛(20)으로, 데이타 버스에 의한 데이타 전송이 유효할 때, 제2유닛(20)에 상기 사실을 알리기 위해 제1유닛(10)으로 부터 발생되는 통신 제어 신호인스트로브 신호가 제2유닛(20)으로 출력된다.These control signals, including control signals for other necessary communications, are called handshaking. In particular, a block diagram is shown in FIG. 1 attached to this strobe control, and the first unit (source unit) 10 is shown. From the first unit 10 to inform the second unit 20 of the fact that the data transfer by the data bus is effective, It is output to the unit 20.

이러한 방식이 적용되는 일예로서 CPU로부터 외부장치인 프린터에 데이타를 전송하는 경우를 고찰하여 보면, 마이컴측과 프린터측은 공히 데이타 전송을 위해 데이타 버스와 통상 제어 신호인BUSY,의 신호를 갖고 있는데 개략적인 동작관계는 다음과 같다.As an example in which this method is applied, in the case of transferring data from the CPU to an external printer, both the microcomputer side and the printer side use a data bus and a normal control signal for data transmission. BUSY, It has a signal of, and the general operation relation is as follows.

마이컴측이 데이타를 전송하고자 할 때, 프린터측이 동작불가능한 경우에는 프린터측의 'BUSY' 신호를, 예를 들어 온 신호로서 마이컴에 보내오면 마이컴은 이 신호를 우선적으로 처리하도록 프로그램된 내용에 따라 판단한다. 오프신호가 접수되면 마이컴은 마이컴측의 프린터 포트에 할당된 출력 포트로 데이타를 출력하고 이어서 마이컴은 스트로브신호를 모두 레벨로하여 프린터측에 보낸다. 앞에서 언급하였듯이 이 신호는 데이타 버스의 데이타 전송이 유효한 것을 의미하므로 프린터측에서는 이를 접수함과 아울러신호를 보내어 데이타 전송이 이루어지도록 한다.When the microcomputer wants to transmit data, if the printer cannot operate, it sends a 'BUSY' signal on the printer side, for example, as an on signal to the microcomputer. To judge. When the off signal is received, the microcomputer outputs data to the output port assigned to the microcomputer's printer port, and then the microcomputer strobes. Send all signals to the printer side. As mentioned earlier, this signal means that the data transfer on the data bus is valid. Send a signal to allow data transfer.

그러나, 이를 실현하기 위해 통상은 스트로브 신호를 소프트 웨어적으로 발생시키고 있기 때문에 소프트웨어 처리 루틴의 낭비가 초래되고 있다.However, in order to realize this, since the strobe signal is usually generated in software, a waste of software processing routines is caused.

즉, 채용된 처리루틴에 있는 스트로브 신호 처리는 데이타 전송후 소정시간의 지연이 경과된 후에 스트로브를 인에이블 시키고 다시 상기와 같은 소정시간 후에 스트로브 신호를 디저블(disable)시키는 일련의 처리루틴을 갖고 있다.That is, the strobe signal processing in the adopted processing routine has a series of processing routines that enable the strobe after a delay of a predetermined time after data transmission and disable the strobe signal again after the predetermined time as described above. have.

이러한 이유로 소프트 웨어의 부담이 크고 또한 스트로브 신호가 인에이블된 상태에서 CPU에 인터럽트가 발생된 경우에는 상기 인에이블된 스트로브 신호가 필요 이상으로 지연되는 것이다.For this reason, if the load of the software is heavy and the CPU is interrupted while the strobe signal is enabled, the enabled strobe signal is delayed more than necessary.

이러한 문제는 소프트 웨어적 처리방법이 적용된 그 자체에 원인이 있는 것이기 때문에 이러한 처리 방식에는 한계가 있는 것이므로 본 고안에서는 이러한 점을 감안하여 소프트 웨어가 아닌 하드웨어적으로 장치간 데이타 입출력을 위한 제어신호 발생 기능을 갖는 인터페이스 회로를 제공함을 그 목적으로 한다.Since this problem is caused by the software processing method itself, there is a limitation in this processing method. Therefore, in the present design, the control signal for data input / output between devices is generated in hardware rather than software in consideration of this point. It is an object to provide an interface circuit having a function.

본 고안의 목적에 따라 구성된 회로의 구성 및 작용 효과를 첨부한 도면인 제 2 도를 참조하여 이하 상세히 설명한다.The configuration and effect of the circuit constructed in accordance with the object of the present invention will be described in detail below with reference to FIG.

본 고안의 제1유닛(10)과 제2유닛(20)간 디지탈 데이타 입출력 인터페이스 회로는 데이타 생성원으로서의 제1유닛(10)으로 부터의 데이타(D₀-D₇)를 제1유닛(10)의 WR(write신호)에 의해 동기되어 제2유닛(20)으로 출력되도록 구비된 D플립플롭(1)과, 상기의 반전된 신호를 입력으로 하고 또 클럭신호(ck')를 받아 지연된 상기 입력신호를 출력하는 쉬프트 레지스터(2)와, 이 쉬트프 레지스터(2)의 두 출력(Qc, Qn)을 NOR 논리연산하여 제2유닛(20)으로 스트로브신호를 출력하는 NOR 게이트(3)로 연결 구성된 것을 특징으로 한다.The digital data input / output interface circuit between the first unit 10 and the second unit 20 according to the present invention receives data D ₀ -D ₇ from the first unit 10 as a data generation source. D flip-flop (1) provided to be output to the second unit 20 in synchronization with the WR (write signal) of A NOR logic operation is performed on the shift register 2 for inputting the inverted signal of? And receiving the clock signal ck 'and outputting the delayed input signal, and the two outputs Qc and Qn of the shift register 2. Strobe signal to the second unit 20 It is characterized in that it is configured to be connected to the NOR gate (3) for outputting.

제1유닛(10) CPU는 제2유닛(20), 예를들면 프린터와 같은 기기에 소정의 데이타를 출력하기 위해 제 2 도에 도시된 D형 플립플롭(1) 각각의 입력단자(D)에 데이타(Q₀∼Q₇)를 보내면 이 플립플롭(1)은 제1유닛(10)으로부터의신호에 따라 이에 동기하여 데이타 전송을 하게된다. 이러한 사실을 제2의 유닛(20)에 알리기 위한 스트로브신호 발생은 본고안에 따라 회로적으로 이루어지는데 상기 신호는 반전기(4)에 의해 반전되어 예를들면 칩 일련번호인 '74164'와 같은 8비트 직렬 입력/병렬 출력 쉬프트 레지스터(2)의 A, B 입력단자로 동시에 입력된다.The CPU of the first unit 10 inputs each of the input terminals D of the D-type flip-flop 1 shown in FIG. 2 to output predetermined data to the second unit 20, for example, a device such as a printer. Sends the data Q _{0 to} Q ₇ to the flip-flop 1 from the first unit 10. According to the signal, data transmission is synchronized with this. Strobe to inform this to the second unit 20 Signal generation is done circuitically according to this proposal. Is inverted by the inverter 4 and is simultaneously input to the A and B input terminals of the 8-bit serial input / parallel output shift register 2, for example, the chip serial number '74164'.

여기 사용된 쉬프트 레지스터(2)는 8개의 지연된 입력 데이타를 병렬로 출력하는 쉬프트 레지스터로서, 그 출력중 Q_C와 Q_D는 각각 클럭신호(ck')에 대해 2ck' 지연된 출력 및 3ck' 지연된 출력, 즉 Qc에 대해 1ck'지연된 출력신호이다. 본 실시예에서 사용된 클럭신호(ck')는 4MHz로서 이 클럭에 동기하여 쉬프트 레지스터(2)에 입력된 데이타가 지연되어 출력된다.The shift register 2 used here is a shift register for outputting eight delayed input data in parallel, among which Q _C and Q _D are 2ck 'delayed output and 3ck' delayed output with respect to the clock signal ck ', respectively. That is, the output signal is 1ck 'delayed for Qc. The clock signal ck 'used in this embodiment is 4 MHz, and the data input to the shift register 2 is delayed and output in synchronization with this clock.

쉬프트 레지스터(2)로 부터 출력된 2개의 출력신호(Qc,Qn)는 이어서 NOR 게이트(3)로 입력되어 제 2b 도와 같이 스트로브신호를 발생한다. 도면에서 보듯이, 샘플링한신호를 2ck' 지연하여 하이상태의 Q_C와 다음 ck'에 의해 Q_D가 하이일 때 즉, Qc와 Q_D가 모두 하이상태로 되는 2ck' 기간동안 스트로브신호가 로우가 되는 것이다.The two output signals Qc and Qn output from the shift register 2 are then input to the NOR gate 3 to strobe as shown in FIG. 2b. Generate a signal. As you can see in the drawing, When the 'high state by the delay of Q _C and then ck, the signal Q _D 2ck is high by the other words, the strobe signals for both the Q and _D 2ck Qc' period in which a high state Becomes low.

따라서, 스트로브 신호가 하드웨어적으로 발생되므로 소프트웨어의 부담이 경감되고 CPU가 인터럽트되더라도 이에 상관없이 일정시간의 스트로브 신호를 발생시킬 수 있다.Therefore, since the strobe signal is generated in hardware, the burden on software can be reduced and the strobe signal can be generated for a certain time regardless of the interruption of the CPU.

본 고안의 또 다른 실시예가 얻어질 수 있는데 그것은신호의 샘플링에 따른 주파수 변조가 가능한 것이다. 따라서, 본 고안 회로는 카세트 테이프를 위한 인터페이스 회로와 같은 주파수 변조에 위한 직렬 데이타의 출력을 소프트웨어의 부담없이 간단히 실현 가능케한다.Another embodiment of the present invention can be obtained Frequency modulation is possible by sampling the signal. Therefore, the inventive circuit makes it possible to simply realize the output of serial data for frequency modulation, such as an interface circuit for a cassette tape, without the burden of software.

Claims

In the digital data input / output interface circuit between the first unit 10 and the second unit 20, the data generation source synchronizes the data D ₀ -D ₇ from the first unit 10. Recording signal from one unit 10 D flip-flop 1 for outputting to the second unit 20 in synchronization with An inverter 4 for inverting the signal and the inverted recording signal Is a common input (A, B), a shift register (2) for receiving a clock signal (ck ') and a two- and three-clock delayed input signal in parallel (Q _C , Q _D ), and the shift register (2). NOR logic operation of two outputs (Q _C , Q _D ) of the strobe signal to the second unit 20 An inter-device data input / output interface circuit, comprising: a NOR gate (3) for outputting a signal;