CS236848B1

CS236848B1 - Data Sequence Generator for Memory Testing

Info

Publication number: CS236848B1
Application number: CS16084A
Authority: CS
Inventors: Bedrich Sindelar
Original assignee: Bedrich Sindelar
Priority date: 1984-01-06
Filing date: 1984-01-06
Publication date: 1985-05-15

Abstract

Vynálezu je možno použít v oboru testovací techniky. Vynález řeší problém obvodově nenáročného generování datových posloupností pro dokonalé ověření funkce testovacích pamětí. Generátor podle vynálezu používá pro svou funkci sloupcového čítače s blokovaným hodinovým vstupem. Vynález zjednodušuje obvodové vybavení a nevyžaduje programové vybavení. Generátoru podle vynálezu může být využito v servisních a výrobních službách počítačů a zařízeních využívající paměti.The invention can be used in the field of test technology. The invention solves the problem of generating data sequences with low circuit requirements for perfect verification of the function of test memories. The generator according to the invention uses a column counter with a blocked clock input for its function. The invention simplifies the circuit equipment and does not require software. The generator according to the invention can be used in service and manufacturing services of computers and devices using memory.

Description

(54) Generátor datových posloupností pro zkoušení pamětí(54) Memory Sequence Generator

Vynálezu je možno použít v oboru testovací techniky.The invention can be used in the field of testing techniques.

Vynález řeší problém obvodově nenáročného generování datových posloupností pro dokonalé ověření funkce testovacích pamětí.The invention solves the problem of circumferentially undemanding generation of data sequences for perfect verification of the function of test memories.

Generátor podle vynálezu používá pro svou funkci sloupcového čítače s blokovaným hodinovým vstupem. Vynález zjednodušuje obvodové vybavení a nevyžaduje programové vybavení.The generator according to the invention uses a counter with a blocked clock input for its function. The invention simplifies circuitry and does not require software.

Generátoru podle vynálezu může být využito v servisních a výrobních službách počítačů a zařízeních využívající paměti.The generator according to the invention can be used in the service and manufacturing services of computers and memory-using devices.

Vynález se týká generátoru datových posloupností pro zkoušení pamětí. Pro svou funkci využívá sloupcového čítače s blokovaným hodinovým vstupem. Umožňuje generovat datové posloupnosti, například pro testy „diagonála“, „putující diagonála“, „putující řádek“, „putující sloupec“.The present invention relates to a data sequence generator for testing memories. For its function it uses a bar counter with blocked clock input. It allows to generate data sequences, for example for tests "diagonal", "wandering diagonal", "wandering row", "wandering column".

Pro generování uvedených datových posloupností se většinou používají dva principy. První princip je založen na porovnávání sloupcové a řádkové části adresovaného slova, je však obvodově poměrně náročný a navíc neumožňuje generovat datovou posloupnost požadovanou rychlostí. Druhý princip je založen na součinnosti tří pomocných čítačů, z nichž první posouvá jedničku v prvním řádku paměťové matice, druhý ji posouvá řádek od řádku vpravo a třetí čítač se nastavuje na hodnotu druhého, čitá od této hodnoty dolů a generuje svým přenosem datovou posloupnost. Toto řešení je rovněž obvodově náročné a neumožňuje generovat datovou posloupnost požadovanou rychlostí.Two principles are generally used to generate these data sequences. The first principle is based on comparing the column and row parts of the addressed word, but it is relatively demanding in terms of circumference and, moreover, does not allow the generation of the data sequence at the desired rate. The second principle is based on the interaction of three auxiliary counters, the first one shifting the first in the first row of the memory matrix, the second shifting it from the row to the right, and the third counter is set to the second one. This solution is also circumferentially demanding and does not allow to generate the data sequence at the required speed.

Tyto nevýhody odstraňuje generátor podle vynálezu, jehož podstata spočívá v tom, že obvod pro blokování hodinových impulsů má vstupy přenosových signálů adresového registru, vstup signálu čtení, vstup hodinových impulsů a vstupy signálů volby datové posloupnosti, které jsou rovněž propojeny na vstup obvodů pro nastavení a nulování sloupcového čítače, přičemž vstup nastavení je propojen na vstup nastavení obvodu pro blokování hodinových impulsů a na nastavovací vstup obvodů pro nastavení a nulování sloupcového čítače, přičemž vstupy blokovacích signálů adresového registru jsou propojeny na blokovací vstupy sloupcového čítače a na blokovací vstupy obvodů pro nastavení a nulování sloupcového čítače, přičemž výstupy obvodů pro nastavení a nulování sloupcového čítače jsou propojeny na nastavovací vstupy sloupcového čítače a výstupy obvodů pro nastavení a nulování sloupcového čítače jsou propojeny na nulovací vstupy sloupcového čítače, jehož vstup je propojen na výstup obvodu pro blokování hodinových impulsů, na jehož výstupu je signál o konci testu, přičemž výstup sloupcového čítače je propojen se vstupem obvodu proi blokování hodinových impulsů a je současně výstupem generátoru datové posloupnosti pro testování pamětí.These disadvantages are overcome by a generator according to the invention, characterized in that the clock pulse block has address register transmission signals, a read signal input, a clock pulse input, and a data sequence select signal input, which are also connected to the input of the setup and resetting the column counter, the input input being coupled to the clock input setting input and the counter input setting and resetting column counter inputs, the address register blocking inputs being coupled to the column counter locking inputs and the setting circuit locking inputs, and resetting of the column counter, where the outputs of the setting and resetting of the column counter are connected to the setting inputs of the column counter and the outputs of the setting and resetting of the column counter are connected to the reset inputs of the column counter, the input of which is connected to the output of the clock pulse block, the output of which is a test end signal, the output of the column counter is connected to the input of the clock pulse block circuit, memoirs.

Vynález zjednodušuje obvodové vybavení a nevyžaduje náročné programové vybavení. Zařízení generátoru podle vynálezu do testovacích systémů přispívá k dokonalému ověřování funkce testovaných pamětí, neboť umožňuje generovat datovou posloupnost požadovanou rychlostí.The invention simplifies circuitry and does not require complex software. The device of the generator according to the invention for testing systems contributes to the perfect verification of the function of the test memories, since it enables to generate the data sequence at the desired speed.

Na přiloženém obrázku je znázorněno blo4 kové zapojení generátoru datových posloupností pro zkoušení pamětí.The attached figure shows a block diagram of a data sequence generator for testing memories.

Generátor podle vynálezu je vytvořen tak, že obvod 1 pro blokování hodinových impulsů má vstupy 11 přenosových signálů adresového registru, vstup 12 signálu čtení, vstup 13 hodinových impulsů a vstupy 14 signálů volby datové posloupnosti, které jsou rovněž propojeny na vstup 31 obvodů 3 pro nastavení a nulování sloupcového čítače 2, přičemž vstup nastavení je propojen na vstup 15 nastavení obvodu 1 pro blokování hodinových impulsů a na nastavovací vstup 32 obvodů 3 pro nastavení a nulování sloupcového čítače 2, přičemž vstupy blokovacích signálů adresového registru jsou propojeny na blokovací vstupy 21 sloupcového čítače 2 a na blokovací vstupy 33 obvodů 3 pro nastavení a nulování sloupcového čítače 2, přičemž výstupy 34 obvodů 3 pro nastavení a nulování sloupcového čítače 2 jsou propojeny na nastavovací vstupy 23 sloupcového čítače 2 a výstupy 35 obvodů 3 pro nastavení a nulování sloupcového- čítače 2 jsou propojeny na nulovací vstupy 24 sloupcového čítače 2, jehož vstup 22 je propojen na výstup 17 obvodu 1 pro blokování hodinových impulsů, na jehož výstupu 18 je signál o konci testu, přičemž výstup 25. sloupcového čítače 2 je propojen se vstupem 16 obvodu 1 pro blokování hodinových impulsů a je současně výstupem generátoru datové posloupnosti pro testování pamětí.The generator according to the invention is designed such that the clock 1 block has inputs of address register transmission signals 11, a read signal input 12, a clock 13 input and a data sequence select signal inputs 14 which are also connected to the input 31 of the adjustment circuits 3. and resetting the column counter 2, wherein the setting input is coupled to the clock input setting circuit 15 and the setting input 32 of the column counter 2 setting and resetting circuits, wherein the address register blocking signal inputs are coupled to the column counter blocking inputs 21. 2 and to the blocking inputs 33 of the column counter set-up and reset circuits 2, wherein the outputs 34 of the column counter set-up and reset circuits 34 are connected to the setting inputs 23 of the column counter 2 and the outputs 35 of the column set-up and reset circuits 3. the counters 2 are connected to the reset inputs 24 of the column counter 2, whose input 22 is connected to the output 17 of the clock 1 block, at the output 18 of which the test end signal is output, the output 25 of the column counter 2 is connected to the input 16 clock circuit 1 and is also the output of the data sequence generator for memory testing.

Obvod 1 pro blokování hodinových impulsů se skládá ze dvou částí. Části pro blokování hodinových impulsů při testech „diagonála“ a „putující diagonála a části pro blokování hodinových impulsů při testech „putující sloupec“ a „putující řádek“.The clock 1 circuit consists of two parts. Parts for blocking clock pulses in the "diagonal" and "wandering diagonal" tests and parts for blocking clock pulses in the "wandering column" and "wandering row" tests.

Při testech „diagonála“ a „putující sloupec“ začíná datová posloupnost jedničkou, což znamená, že sloupcový čítač 2 vydává na svém výstupu 25 přenos. Při těchto testech je tedy nutné čítač na počátku nastavit u testu „putující diagonála“ a naopak vynulovat. Při testech „diagonála“ a „putující diagonála“ jsou blokovány hodinové impulsy následující za koncem každého řádku, kromě impulsů následujících za poslední adresou při čtení. Při testu „putující sloupec“ se blokují pouze hodinové impulsy následující za poslední adresou při čtení. Signál z výstupu o konci testu je u všech tří testů generován po skončení jedničky z poslední adresy. Z uvedeného pak vyplývá i obvodové provedení obvodu 1 pro blokování hodinových impulsů a obvodů 3 pro nastavení a nulování sloupcového čítače 2. Jakoblokovací signály jsou použity přenosové signály 11 adresového registru testovacíhozařízení.In the "diagonal" and "wandering column" tests, the data sequence begins with number one, which means that the column counter 2 outputs its transmission 25. In these tests, it is therefore necessary to set the counter for the “wandering diagonal” test and reset it to zero. In the "diagonal" and "wandering diagonal" tests, the clock pulses following the end of each line are blocked except for pulses following the last address when read. In the "wandering column" test, only the clock pulses following the last address at reading are blocked. The signal from the end test output is generated for all three tests after the end of number one from the last address. This also implies a circuit design for the clock 1 blocking circuit and a column counter 3 for setting and resetting the counter 2. As blocking signals, transmission signals 11 of the address register of the test device are used.

Generátoru podle vynálezu může být využito v servisních a výrobních službách počítačů a zařízení využívající paměti.The generator according to the invention can be used in the service and manufacturing services of computers and memory-using equipment.

Claims

SUBJECT

A memory test data generator characterized in that the clock block (1) has address register transmission signals (11), a read signal input (12), a clock pulse input (13), and a data selection signal input (14) sequences that are also coupled to the input (31) of the circuit counter (3) for setting and resetting the column counter (2), wherein the setting input is coupled to the input (15) of the clock setting circuit (1) and to the setting input (32) ) circuits (3) for setting and resetting the column counter (2), the inputs of the blocking signals of the address register are connected to the blocking inputs (21) of the column counter (2) and to the blocking

EXPLORE the inputs (33) of the column counter (2) adjustment and reset circuits (2), wherein the outputs (34) of the column counter (3) adjustment and reset circuits (2) are coupled to the adjustment inputs (23) of the column counter (2) and the outputs (35) of the circuit counter (3) for setting and resetting the column counter (2) are coupled to the reset inputs (24) of the column counter (2) whose input (22) is coupled to the output (17) of the blocking circuit (1) clock pulse, whose output (18) is a test end signal, the output (25) of the column counter (2) being coupled to the input (16) of the clock pulse blocking circuit (1) and simultaneously outputting the data sequence generator .