CS243255B1

CS243255B1 - A circuit for creating addressing sequences for testing memory

Info

Publication number: CS243255B1
Application number: CS848092A
Authority: CS
Inventors: Bedrich Sindelar; Pavel Strnad
Original assignee: Bedrich Sindelar; Pavel Strnad
Priority date: 1984-10-24
Filing date: 1984-10-24
Publication date: 1986-06-12
Also published as: CS809284A1

Abstract

Obvod řeší problém generování adresovacích posloupností pro dokonalé ověřování funkce testovaných pamětí. Podstata řešení spočívá v tom, že obvod pro vytváření adresovacích posloupností pro testování pamětí využívá pro svou funkci dvou synchronních čítačů, jejichž pořadí lze programově zaměnit řídicím signálem a každý bit těchto čítačů lze zablokovat a nastavit pro zkrácení času při testování pamětí velkých kapacit. Měřicí technika je obor využití.The circuit solves the problem of generating addressing sequences for perfect verification of the function of tested memories. The essence of the solution is that the memory sequence generating circuitry uses two synchronous counters for its function, the order of which can be programmatically interchanged by the control signal, and each bit of the counters can be locked and set to shorten the time when testing large capacity memories. Measuring technology is a field of application.

Description

(54) Obvod pro vytváření adresovacích posloupností pro testování pamětí(54) Circuit for creating address sequences for memory testing

Obvod řeší problém generování adresovacích posloupností pro dokonalé ověřování funkce testovaných pamětí.The circuit solves the problem of generating addressing sequences for perfect verification of the function of tested memories.

Podstata řešení spočívá v tom, že obvod pro vytváření adresovacích posloupností pro testování pamětí využívá pro svou funkci dvou synchronních čítačů, jejichž pořadí lze programově zaměnit řídicím signálem a každý bit těchto čítačů lze zablokovat a nastavit pro zkrácení času při testování pamětí velkých kapacit.The essence of the solution is that the memory testing circuit creates two synchronous counters for its function, the order of which can be programmed interchangeably with a control signal and each bit of these counters can be locked and set to shorten the time when testing large capacity memories.

Měřicí technika je obor využití.Measuring technology is a field of application.

Vynález se týká obvodu pro vytváření adresovacích posloupností pro testování pamětí. Pro svou funkci využívá dva synchronní čítače, jejichž pořadí lze programově zaměnit řídicím signálem.The invention relates to a circuit for generating address sequences for memory testing. For its function it uses two synchronous counters whose sequence can be programmed by a control signal.

Dosud užívané způsoby generování adresovacích posloupností využívají převážně programové vybavení nebo využívají multiplexního výběru bitů adresového registru pro různé adresovací posloupnosti bez možnosti nastavení a zablokování libovolného bitu adresového registru.The methods used to generate addressing sequences used to date use mostly software or use multiplex selection of address register bits for different addressing sequences without the possibility of setting and blocking any address register bit.

Tato řešení vyžadují náročnější testovací systémy nebo neumožňují generovat adresovací posloupnosti požadovanou rychlostí.These solutions require more sophisticated test systems or do not allow the generation of address sequences at the desired speed.

Tyto nevýhody odstraňuje obvod podle vynálezu, jehož podstata spočívá v tom, že první čítač má vstupy pro blokování a nastavení jednotlivých bitů čítače, které jsou propojeny na výstupy prvního obvodu řízení blokování a nastavení se vstupy, přičemž adresové výstupy jsou na výstupech prvního čítače a jeho výstup přenosu je propojen na první vstup prvního pomocného obvodu, na čtvrtý vstup obvodu přenosu sloupců a na třetí vstup obvodu přenosu adresového registru, přičemž výstup prvního pomocného obvodu je propojen na hodinový vstup druhého čítače, jehož vstupy pro blokování a nastavení jsou propojeny na výstupy druhého obvodu řízení blokování a nastavení se vstupy, přičemž adresové výstupy jsou na výstupech druhého čítače a jeho výstup přenosu je propojen na první vstup druhého pomocného obvodu, na druhý vstup obvodu přenosu sloupců a na druhý vstup obvodu přenosu adresového registru, přičemž výstup druhého pomocného obvodu je propojen na hodinový vstup prvního čítače, přičemž vstup hodinových impulsů je propojen na druhý vstup prvního pomocného obvodu, na druhý vstup druhého pomocného obvodu, na pátý vstup obvodu přenosu sloupců a na čtvrtý vstup obvodu přenosového registru, přičemž vstup modifikování funkce obvodu pro vytváření adresovacích posloupností je propojen na třetí vstup prvního pomocného obvodu, na třetí vstup druhého pomocného obvodu, na první vstup obvodu přenosu sloupců a na první vstup obvodu přenosu adresového registru, přičemž řídicí vstup je propojen na čtvrtý vstup prvního pomocného obvodu, na Čtvrtý vstup druhého pomocného obvodu a na třetí vstup obvodu přenosu sloupců, přičemž vstup nastavení je propojen na pátý vstup prvního pomocného obvodu a na pátý vstup druhého pomocného obvodu, přičemž vstup zastavení je propojen na šestý vstup prvního pomocného obvodu a na šestý vstup druhého pomocného obvodu, přičemž výstup obvodu přenosu sloupců je výstupem informace o přenosu řádkového nebo sloupcového čítače a výstupem obvodu přenosu adresového registru je výstupem informace o přenosu adresového registru obvodu pro vytváření adresovacích posloupností pro testování pamětí.These disadvantages are overcome by a circuit according to the invention, characterized in that the first counter has inputs for blocking and adjusting the individual bits of the counter which are connected to the outputs of the first blocking and adjustment control circuit with the inputs, the address outputs being at the outputs of the first counter and its the transmission output is coupled to the first input of the first auxiliary circuit, to the fourth input of the column transmission circuit, and to the third input of the address register transmission circuit, the output of the first auxiliary circuit is connected to the clock input of the second counter. the blocking and setting control circuit with inputs, the address outputs being at the outputs of the second counter and its transmission output being coupled to the first input of the second auxiliary circuit, the second input of the column transfer circuit, and the second input of the address register transfer circuit, wherein the output of the second auxiliary circuit is coupled to the clock input of the first counter, wherein the input of the clock pulses is coupled to the second input of the first auxiliary circuit, the second input of the second auxiliary circuit, the fifth input of the column transfer circuit and the fourth input of the transfer register circuit; the function of the addressing sequence circuit is coupled to the third input of the first auxiliary circuit, the third input of the second auxiliary circuit, the first input of the column transfer circuit, and the first input of the address register transfer circuit, the control input being coupled to the fourth input of the first auxiliary circuit A fourth input of the second auxiliary circuit and a third input of the column transfer circuit, wherein the setting input is coupled to a fifth input of the first auxiliary circuit and a fifth input of the second auxiliary circuit, the stop input being coupled to the sixth input of the first auxiliary circuit; to the sixth input of the second auxiliary circuit, wherein the output of the column transfer circuit is the output of row or column counter transmission information and the output of the address register transfer circuit is the output of the address register transmission information of the circuit to form addressing sequences for memory testing.

Vynález zjednodušuje obvodové a programové vybavení. Zařazení obvodu podle vynálezu do testovacích systémů přispívá k dokonalému ověření funkce testovaných pamětí různých kapacit jejich maximálních frekvencí s možností zablokování a nastavení libovolného bitu platného adresového slova pro zkrácení času při testování paměti velkých kapacit.The invention simplifies circuit and software. The inclusion of the circuit according to the invention in the test systems contributes to perfect verification of the function of the test memories of different capacities of their maximum frequencies with the possibility of blocking and setting any bit of a valid address word to shorten the time when testing the large capacities memory.

Na přiloženém obrázku je znázorněno blokové zapojení obvodu pro vytváření adresovacích posloupností pro testování paměti.The attached figure shows a block circuit of a circuit for creating memory addressing sequences.

Obvod podle vynálezu, jak je znázorněno na obrázku, je vytvořen tak, že první čítač 1 má vstupy 11 pro blokování a nastavení jednotlivých bitů čítače 1, které jsou propojeny na výstupy 22 prvního obbodu 2 řízení blokování a nastavení se vstupy 21, přičemž adresové výstupy jsou na výstupech 13 prvního čítače 1 a jeho výstup 14 přenosu je propojen na první vstup 31 prvního pomocného obvodu 3, na čtvrtý vstup 74 obvodu 7 přenosu sloupců a na třetí vstup obvodu 8 přenosu adresového registru, přičemž výstup 37 prvního pomocného obvodu 3 je propojen na hodinový vstup 41 druhého čítače 4, jehož vstupy 41 pro blokování a nastavení jsou propojeny na výstupy 52 druhého obvodu 5 řízení blokování a nastavení se vstupy 51, přičemž adresové výstupy jsou na výstupech 52 druhého čítače 4 a jeho výstup 43 přenosu je propojen na první vstup 61 druhého pomocného obvodu 6, na druhý vstup 72 obvodu 7 přenosu sloupců a na druhý vstup G2 obvodu 8 přenosu adresového registru, přičemž výstup 67 druhého pomocného obvodu 6 je propojen na hodinový vstup 12 prvního čítače, přičemž vstup hodinových impulsů je propojen na druhý vstup 32 prvního pomocného obvodu 3, na druhý vstup 62 druhého pomocného obvodu 6, na pátý vstup 75 obvodu 7 přenosu sloupců a na čtvrtý vstup obvodu 8 přenosu adresového registru, přičemž vstup modifikování funkce obvodu pro vytváření adresovacích posloupností je propojen na třetí vstup 33 prvního pomocného obvodu 3, na třetí vstup 63 druhého pomocného obvodu 8, na první vstup 71 obvodu 7 přenosu sloupců a na první vstup 81 obvodu 8 přenosu adresového registru, přičemž řídicí vstup je propojen na čtvrtý vstup 34 prvního pomocného obvodu 3, na čtvrtý vstup 64 druhého pomocného obvodu S a na třetí vstup 73 obvodu 7 přenosu sloupců, přičemž vstup nastavení je propojen na pátý vstup 35 prvního pomocného obvodu 3 a na pátý vstup 65 druhého pomocného obvodu 6, přičemž vstup zastavení je propojen na šestý vstup 68 druhého pomocného obvodu 6, přičemž výstup 76 obvodu 7 přenosu sloupců je výstupem informace o přenosu řádkového nebo sloupcového čítače a výstupu 85 obvodu 8 přenosu adresového re243255 gistru je výstupem informace o přenosu adresového registru obvodu pro vytváření odresovacích posloupností pro testování pamětí.The circuit according to the invention, as shown in the figure, is formed such that the first counter 1 has inputs 11 for blocking and setting individual bits of the counter 1, which are connected to outputs 22 of the first blocking and adjustment control circuit 2 with inputs 21, the address outputs are provided at the outputs 13 of the first counter 1 and its transmission output 14 is connected to the first input 31 of the first auxiliary circuit 3, to the fourth input 74 of the column transmission circuit 7 and to the third input of the address register transmission circuit 8; to the clock input 41 of the second counter 4, whose blocking and adjustment inputs 41 are coupled to the outputs 52 of the second blocking and adjustment control circuit 5 with the inputs 51, the address outputs being at the outputs 52 of the second counter 4 and its transmission output 43 coupled to the first the input 61 of the second auxiliary circuit 6, to the second input 72 of the column transfer circuit 7 and to the second input G2 of the address register transmission circuit 8, the output 67 of the second auxiliary circuit 6 being coupled to the clock input 12 of the first counter, the clock pulse input being coupled to the second input 32 of the first auxiliary circuit 3, to the second input 62 of the second auxiliary circuit 6 to the fifth input 75 of the column transfer circuit 7 and to the fourth input of the address register transfer circuit 8, the input of modifying the addressing sequence function circuit is connected to the third input 33 of the first auxiliary circuit 3, to the third input 63 of the second auxiliary circuit 8 the input 71 of the column transfer circuit 7 and the first input 81 of the address register transfer circuit 8, the control input being connected to the fourth input 34 of the first auxiliary circuit 3, to the fourth input 64 of the second auxiliary circuit S and to the third input 73 of the column transfer circuit 7 the setting input is connected to the fifth input 35 of the first auxiliary circuit 3 and the fifth input 65 of the second auxiliary circuit 6, the stop input being coupled to the sixth input 68 of the second auxiliary circuit 6, the output 76 of the column transfer circuit 7 being the output of row or column counter transmission information and output 85 of the address re243255 The gister is output of address register register transfer information to create a stress test sequence for memory testing.

Obvod podle vynálezu umožňuje vytváření různých adresovacích posloupností pro testování pamětí. Je využito dvou synchronních čítačů 1, 4, z nichž první je používán pro adresování sloupců paměťové matice a druhý pro adresování řádků paměťové matice. Řídicí signál přivedený na čtvrtý vstup 34 prvního pomocného obvodu 3 a na čtvrtý vstup 64 druhého pomocného obvodu 6 umožňuje funkci čítače 1 jako registru nižších řádů adresy a čítače 4 jeho registru vyšších řádů adresy nebo naopak čítače 4 jako registru nižších řádů adresy a čítače 1 jako registru vyšších řádů adresy. V prvním případě mění čítač 1 svůj obsah každým hodinovým impulsem přivedeným na druhý vstup 32 prvního pomocného obvodu 3 a na druhý vstup 62 druhého pomocného obvodu 6 a čítač 4 mění obsah pouze v okamžiku, kdy čítač 1 vydá přenos na svém výstupu 14. V druhém případě je tomu naopak. Blokovacími vstupy přivedenými na třetí vstup 33 prvního pomocného obvodu 3 a na třetí vstup 63 druhého pomocného obvodu 6 lze modifikovat funkci obvodu pro vytváření adresovacích posloupností v součinnosti s dalšími nepopisovanými obvody testovacího systému. Vstupem nastavení přivedeným na pátý vstup 35 prvního pomocného obvodu 3 a na pátý vstup 65 druhého pomocného obvodu 6 se nastaví všechny obvody prvního a druhého pomocného obvodu do počátečního stavu. Vstupem přivedeným na šestý vstup 36 prvního pomocného obvodu 3 a na šestý vstup 66 druhého pomocného obvodu 6 lze zastavit funkci obvodu pro vytváření adresovacích posloupností při chybě testování paměti. Obvody 2, 5 řízení blokování plní funkci řízení nastavení a blokování jednotlivých bitů čítačů 1, 4.The circuitry of the invention allows the creation of different addressing sequences for memory testing. Two synchronous counters 1, 4 are used, the first of which is used for addressing the columns of the memory matrix and the second for addressing the rows of the memory matrix. The control signal applied to the fourth input 34 of the first auxiliary circuit 3 and to the fourth input 64 of the second auxiliary circuit 6 allows the function of counter 1 as a lower order register and counter 4 of its higher order register or vice versa 4 as lower order register and counter 1 as higher order address register. In the first case, the counter 1 changes its content with each clock pulse applied to the second input 32 of the first auxiliary circuit 3 and to the second input 62 of the second auxiliary circuit 6 and the counter 4 changes the content only when the counter 1 transmits its output 14. the opposite is true. By blocking inputs applied to the third input 33 of the first auxiliary circuit 3 and to the third input 63 of the second auxiliary circuit 6, the function of the addressing sequence generating circuit can be modified in conjunction with other non-described circuits of the test system. By the setting input applied to the fifth input 35 of the first auxiliary circuit 3 and to the fifth input 65 of the second auxiliary circuit 6, all the circuits of the first and second auxiliary circuits are set to their initial state. An input applied to the sixth input 36 of the first auxiliary circuit 3 and the sixth input 66 of the second auxiliary circuit 6 can be used to stop the operation of the addressing sequence generating circuit when a memory test error occurs. The blocking control circuits 2, 5 perform the function of controlling the setting and blocking of individual bits of counters 1, 4.

Z výstupu 76 obvodu 7 přenosu sloupců lze odebírat informaci o přenosu řádkového nebo sloupcového čítače v závislosti na řídicím signálu přivedeném na jeho třetí vstup 73. Z výstupu 85 obvodu 8 přenosu adresního registru lze odebírat informaci o přenosu celého adresového registru.From the output 76 of the column transfer circuit 7, the transmission information of the row or column counter can be removed depending on the control signal applied to its third input 73. From the output 85 of the address register transmission circuit 8, the transmission information of the entire address register can be removed.

Obvodu podle vynálezu může být využito v servisních a výrobních službách počítačů a zařízeních využívajících paměti.The circuitry of the invention can be utilized in the service and manufacturing services of computers and memory utilizing devices.

Claims

Subject

A circuit for generating addressing sequences for memory testing, characterized in that the first counter (1) has inputs (11) for blocking and setting individual bits of the counter (1), which are connected to outputs (22) of the first blocking control circuit (2); the inputs (21), the address outputs being at the outputs (13) of the first counter (1) and its output (14J) is connected to the first input (31) of the first auxiliary circuit (3), to the fourth input (74) of the circuit ( 7) column transmission and to the third input (83) of the address register transmission circuit (8), the output (37) of the first auxiliary circuit (3) being connected to the clock input (41J of the second counter (4) whose inputs (41) for blocking) and the settings are coupled to the outputs (52) of the second blocking and adjustment control circuit (5) with the inputs (51), the address outputs being at the outputs (42) of the second counter (4) and its transmission output (43) coupled to the first input. up (61) of the second auxiliary circuit (6), to the second input (72) of the column transfer circuit (7) and to the second input (82) of the address register transfer circuit (8), the output (67) of the second auxiliary circuit (6) being connected to the clock input (12) of the first counter, wherein the input of the clock pulses is connected to the second input (32j of the first auxiliary water), to the second input (62) of the second auxiliary circuit (6), to the fifth input (75) (7) transmitting columns and a fourth input (84) of the address register transmission circuit (8), the input of modifying the function of the addressing sequence forming circuit is connected to a third input (33) of the first auxiliary circuit (3), to a third input (63) a second auxiliary circuit (6), a first input (71) of the column transfer circuit (7) and a first input (81) of the address register transfer circuit (8), the control input being coupled to the fourth input (34) of the first auxiliary circuit (3) ), to the fourth input (64) of the second the auxiliary circuit (6) and the third input (73) of the column transfer circuit (7), the setting input being connected to the fifth input (35) of the first auxiliary circuit (3) and to the fifth input (65) of the second auxiliary circuit (6), wherein the stop input is coupled to a sixth input (36) of the first auxiliary circuit (3) and a sixth input (66) of the second auxiliary circuit (6), wherein the output (76) of the column transfer circuit (7) is output of row or column transfer information the counter and output (85) of the address register transfer circuit (8) is output of the address register transfer information of the circuit to form addressing sequences for memory testing.