CS243255B1 - Obvod pro vytváření adresovacích posloupností pro testování pamětí - Google Patents
Obvod pro vytváření adresovacích posloupností pro testování pamětí Download PDFInfo
- Publication number
- CS243255B1 CS243255B1 CS848092A CS809284A CS243255B1 CS 243255 B1 CS243255 B1 CS 243255B1 CS 848092 A CS848092 A CS 848092A CS 809284 A CS809284 A CS 809284A CS 243255 B1 CS243255 B1 CS 243255B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- circuit
- counter
- auxiliary circuit
- auxiliary
- Prior art date
Links
- 230000015654 memory Effects 0.000 title claims abstract description 21
- 238000012360 testing method Methods 0.000 title claims abstract description 18
- 230000006870 function Effects 0.000 claims abstract description 12
- 230000005540 biological transmission Effects 0.000 claims description 19
- 230000000903 blocking effect Effects 0.000 claims description 16
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims 1
- 230000001360 synchronised effect Effects 0.000 abstract description 4
- 238000012795 verification Methods 0.000 abstract description 3
- 239000011159 matrix material Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
Obvod řeší problém generování adresovacích posloupností pro dokonalé ověřování funkce testovaných pamětí. Podstata řešení spočívá v tom, že obvod pro vytváření adresovacích posloupností pro testování pamětí využívá pro svou funkci dvou synchronních čítačů, jejichž pořadí lze programově zaměnit řídicím signálem a každý bit těchto čítačů lze zablokovat a nastavit pro zkrácení času při testování pamětí velkých kapacit. Měřicí technika je obor využití.
Description
(54) Obvod pro vytváření adresovacích posloupností pro testování pamětí
Obvod řeší problém generování adresovacích posloupností pro dokonalé ověřování funkce testovaných pamětí.
Podstata řešení spočívá v tom, že obvod pro vytváření adresovacích posloupností pro testování pamětí využívá pro svou funkci dvou synchronních čítačů, jejichž pořadí lze programově zaměnit řídicím signálem a každý bit těchto čítačů lze zablokovat a nastavit pro zkrácení času při testování pamětí velkých kapacit.
Měřicí technika je obor využití.
Vynález se týká obvodu pro vytváření adresovacích posloupností pro testování pamětí. Pro svou funkci využívá dva synchronní čítače, jejichž pořadí lze programově zaměnit řídicím signálem.
Dosud užívané způsoby generování adresovacích posloupností využívají převážně programové vybavení nebo využívají multiplexního výběru bitů adresového registru pro různé adresovací posloupnosti bez možnosti nastavení a zablokování libovolného bitu adresového registru.
Tato řešení vyžadují náročnější testovací systémy nebo neumožňují generovat adresovací posloupnosti požadovanou rychlostí.
Tyto nevýhody odstraňuje obvod podle vynálezu, jehož podstata spočívá v tom, že první čítač má vstupy pro blokování a nastavení jednotlivých bitů čítače, které jsou propojeny na výstupy prvního obvodu řízení blokování a nastavení se vstupy, přičemž adresové výstupy jsou na výstupech prvního čítače a jeho výstup přenosu je propojen na první vstup prvního pomocného obvodu, na čtvrtý vstup obvodu přenosu sloupců a na třetí vstup obvodu přenosu adresového registru, přičemž výstup prvního pomocného obvodu je propojen na hodinový vstup druhého čítače, jehož vstupy pro blokování a nastavení jsou propojeny na výstupy druhého obvodu řízení blokování a nastavení se vstupy, přičemž adresové výstupy jsou na výstupech druhého čítače a jeho výstup přenosu je propojen na první vstup druhého pomocného obvodu, na druhý vstup obvodu přenosu sloupců a na druhý vstup obvodu přenosu adresového registru, přičemž výstup druhého pomocného obvodu je propojen na hodinový vstup prvního čítače, přičemž vstup hodinových impulsů je propojen na druhý vstup prvního pomocného obvodu, na druhý vstup druhého pomocného obvodu, na pátý vstup obvodu přenosu sloupců a na čtvrtý vstup obvodu přenosového registru, přičemž vstup modifikování funkce obvodu pro vytváření adresovacích posloupností je propojen na třetí vstup prvního pomocného obvodu, na třetí vstup druhého pomocného obvodu, na první vstup obvodu přenosu sloupců a na první vstup obvodu přenosu adresového registru, přičemž řídicí vstup je propojen na čtvrtý vstup prvního pomocného obvodu, na Čtvrtý vstup druhého pomocného obvodu a na třetí vstup obvodu přenosu sloupců, přičemž vstup nastavení je propojen na pátý vstup prvního pomocného obvodu a na pátý vstup druhého pomocného obvodu, přičemž vstup zastavení je propojen na šestý vstup prvního pomocného obvodu a na šestý vstup druhého pomocného obvodu, přičemž výstup obvodu přenosu sloupců je výstupem informace o přenosu řádkového nebo sloupcového čítače a výstupem obvodu přenosu adresového registru je výstupem informace o přenosu adresového registru obvodu pro vytváření adresovacích posloupností pro testování pamětí.
Vynález zjednodušuje obvodové a programové vybavení. Zařazení obvodu podle vynálezu do testovacích systémů přispívá k dokonalému ověření funkce testovaných pamětí různých kapacit jejich maximálních frekvencí s možností zablokování a nastavení libovolného bitu platného adresového slova pro zkrácení času při testování paměti velkých kapacit.
Na přiloženém obrázku je znázorněno blokové zapojení obvodu pro vytváření adresovacích posloupností pro testování paměti.
Obvod podle vynálezu, jak je znázorněno na obrázku, je vytvořen tak, že první čítač 1 má vstupy 11 pro blokování a nastavení jednotlivých bitů čítače 1, které jsou propojeny na výstupy 22 prvního obbodu 2 řízení blokování a nastavení se vstupy 21, přičemž adresové výstupy jsou na výstupech 13 prvního čítače 1 a jeho výstup 14 přenosu je propojen na první vstup 31 prvního pomocného obvodu 3, na čtvrtý vstup 74 obvodu 7 přenosu sloupců a na třetí vstup obvodu 8 přenosu adresového registru, přičemž výstup 37 prvního pomocného obvodu 3 je propojen na hodinový vstup 41 druhého čítače 4, jehož vstupy 41 pro blokování a nastavení jsou propojeny na výstupy 52 druhého obvodu 5 řízení blokování a nastavení se vstupy 51, přičemž adresové výstupy jsou na výstupech 52 druhého čítače 4 a jeho výstup 43 přenosu je propojen na první vstup 61 druhého pomocného obvodu 6, na druhý vstup 72 obvodu 7 přenosu sloupců a na druhý vstup G2 obvodu 8 přenosu adresového registru, přičemž výstup 67 druhého pomocného obvodu 6 je propojen na hodinový vstup 12 prvního čítače, přičemž vstup hodinových impulsů je propojen na druhý vstup 32 prvního pomocného obvodu 3, na druhý vstup 62 druhého pomocného obvodu 6, na pátý vstup 75 obvodu 7 přenosu sloupců a na čtvrtý vstup obvodu 8 přenosu adresového registru, přičemž vstup modifikování funkce obvodu pro vytváření adresovacích posloupností je propojen na třetí vstup 33 prvního pomocného obvodu 3, na třetí vstup 63 druhého pomocného obvodu 8, na první vstup 71 obvodu 7 přenosu sloupců a na první vstup 81 obvodu 8 přenosu adresového registru, přičemž řídicí vstup je propojen na čtvrtý vstup 34 prvního pomocného obvodu 3, na čtvrtý vstup 64 druhého pomocného obvodu S a na třetí vstup 73 obvodu 7 přenosu sloupců, přičemž vstup nastavení je propojen na pátý vstup 35 prvního pomocného obvodu 3 a na pátý vstup 65 druhého pomocného obvodu 6, přičemž vstup zastavení je propojen na šestý vstup 68 druhého pomocného obvodu 6, přičemž výstup 76 obvodu 7 přenosu sloupců je výstupem informace o přenosu řádkového nebo sloupcového čítače a výstupu 85 obvodu 8 přenosu adresového re243255 gistru je výstupem informace o přenosu adresového registru obvodu pro vytváření odresovacích posloupností pro testování pamětí.
Obvod podle vynálezu umožňuje vytváření různých adresovacích posloupností pro testování pamětí. Je využito dvou synchronních čítačů 1, 4, z nichž první je používán pro adresování sloupců paměťové matice a druhý pro adresování řádků paměťové matice. Řídicí signál přivedený na čtvrtý vstup 34 prvního pomocného obvodu 3 a na čtvrtý vstup 64 druhého pomocného obvodu 6 umožňuje funkci čítače 1 jako registru nižších řádů adresy a čítače 4 jeho registru vyšších řádů adresy nebo naopak čítače 4 jako registru nižších řádů adresy a čítače 1 jako registru vyšších řádů adresy. V prvním případě mění čítač 1 svůj obsah každým hodinovým impulsem přivedeným na druhý vstup 32 prvního pomocného obvodu 3 a na druhý vstup 62 druhého pomocného obvodu 6 a čítač 4 mění obsah pouze v okamžiku, kdy čítač 1 vydá přenos na svém výstupu 14. V druhém případě je tomu naopak. Blokovacími vstupy přivedenými na třetí vstup 33 prvního pomocného obvodu 3 a na třetí vstup 63 druhého pomocného obvodu 6 lze modifikovat funkci obvodu pro vytváření adresovacích posloupností v součinnosti s dalšími nepopisovanými obvody testovacího systému. Vstupem nastavení přivedeným na pátý vstup 35 prvního pomocného obvodu 3 a na pátý vstup 65 druhého pomocného obvodu 6 se nastaví všechny obvody prvního a druhého pomocného obvodu do počátečního stavu. Vstupem přivedeným na šestý vstup 36 prvního pomocného obvodu 3 a na šestý vstup 66 druhého pomocného obvodu 6 lze zastavit funkci obvodu pro vytváření adresovacích posloupností při chybě testování paměti. Obvody 2, 5 řízení blokování plní funkci řízení nastavení a blokování jednotlivých bitů čítačů 1, 4.
Z výstupu 76 obvodu 7 přenosu sloupců lze odebírat informaci o přenosu řádkového nebo sloupcového čítače v závislosti na řídicím signálu přivedeném na jeho třetí vstup 73. Z výstupu 85 obvodu 8 přenosu adresního registru lze odebírat informaci o přenosu celého adresového registru.
Obvodu podle vynálezu může být využito v servisních a výrobních službách počítačů a zařízeních využívajících paměti.
Claims (1)
- předmEtObvod pro vytváření adresovacích posloupností pro testování pamětí vyznačující se tím, že první čítač (1) má vstupy (11) pro blokování a nastavení jednotlivých bitů čítače (1), které jsou propojeny na výstupy (22) prvního obvodu (2) řízení blokování a nastavení se vstupy (21), přičemž adresové výstupy jsou na výstupech (13) prvního čítače (1) a jeho výstup (14J přenosu je propojen na první vstup (31) prvního pomocného obvodu (3), na čtvrtý vstup (74) obvodu (7) přenosu sloupců a na třetí vstup (83) obvodu (8) přenosu adresového registru, přičemž výstup (37) prvního pomocného obvodu (3) je propojen na hodinový vstup (41J druhého čítače (4), jehož vstupy (41) pro blokování a nastavení jsou propojeny na výstupy (52) druhého obvodu (5) řízení blokování a nastavení se vstupy (51), přičemž adresové výstupy jsou na výstupech (42) druhého čítače (4) a jeho výstup (43) přenosy je propojen na první vstup (61) druhého pomocného obvodu (6), na druhý vstup (72) obvodu (7) přenosu sloupců a na druhý vstup (82) obvodu (8) přenosu adresového registru, přičemž výstup (67) druhého pomocného obvodu (6) je propojen na hodinový vstup (12) prvního čítače, přičemž vstup hodinových impulsů je propojen na druhý vstup (32 j prvního pomocného obynAlezu vodu (3), na druhý vstup (62) druhého pomocného obvodu (6), na pátý vstup (75) obvodu (7) přenosu sloupců a na čtvrtý vstup (84) obvodu (8) přenosu adresového registru, přičemž vstup modifikování funkce obvodu pro vytváření adresovacích posloupností je propojen na třetí vstup (33) prvního pomocného obvodu (3), na třetí vstup (63) druhého pomocného obvodu (6), na první vstup (71) obvodu (7) přenosu sloupců a na první vstup (81) obvodu (8) přenosu adresového registru, přičemž řídicí vstup je propojen na čtvrtý vstup (34) prvního pomocného obvodu (3), na čtvrtý vstup (64) druhého pomocného obvodu (6) a na třetí vstup (73) obvodu (7) přenosu sloupců, přičemž vstup nastavení je propojen na pátý vstup (35) prvního pomocného obvodu (3) a na pátý vstup (65) druhého pomocného obvodu (6), přičemž vstup zastavení je propojen na šestý vstup (36) prvního pomocného obvodu (3) a na šestý vstup (66) druhého pomocného obvodu (6), přičemž výstup (76) obvodu (7) přenosu sloupců je výstupem informace o přenosu řádkového nebo sloupcového čítače a výstup (85) obvodu (8) přenosu adresového registru je výstupem informace o přenosu adresového registru obvodu pro vytváření adresovacích posloupností pro testování pamětí.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CS848092A CS243255B1 (cs) | 1984-10-24 | 1984-10-24 | Obvod pro vytváření adresovacích posloupností pro testování pamětí |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CS848092A CS243255B1 (cs) | 1984-10-24 | 1984-10-24 | Obvod pro vytváření adresovacích posloupností pro testování pamětí |
Publications (2)
Publication Number | Publication Date |
---|---|
CS809284A1 CS809284A1 (en) | 1985-08-15 |
CS243255B1 true CS243255B1 (cs) | 1986-06-12 |
Family
ID=5431048
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CS848092A CS243255B1 (cs) | 1984-10-24 | 1984-10-24 | Obvod pro vytváření adresovacích posloupností pro testování pamětí |
Country Status (1)
Country | Link |
---|---|
CS (1) | CS243255B1 (cs) |
-
1984
- 1984-10-24 CS CS848092A patent/CS243255B1/cs unknown
Also Published As
Publication number | Publication date |
---|---|
CS809284A1 (en) | 1985-08-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102005051478B4 (de) | Flashdatenspeichervorrichtung | |
US6421291B1 (en) | Semiconductor memory device having high data input/output frequency and capable of efficiently testing circuit associated with data input/output | |
KR930018594A (ko) | 반도체 기억 장치 | |
JPS61286935A (ja) | 論理回路設計確認装置 | |
US6493829B1 (en) | Semiconductor device enable to output a counter value of an internal clock generation in a test mode | |
DE19511259C2 (de) | Video-RAM | |
KR890010914A (ko) | 시리얼 액세스 메모리로 이루어진 반도체 기억장치 | |
US7278072B2 (en) | Method and auxiliary device for testing a RAM memory circuit | |
KR100257595B1 (ko) | 시리얼 액세스 메모리 | |
US6490700B1 (en) | Memory device testing apparatus and data selection circuit | |
CS243255B1 (cs) | Obvod pro vytváření adresovacích posloupností pro testování pamětí | |
US4388719A (en) | Dynamic signal generator | |
US4795984A (en) | Multi-marker, multi-destination timing signal generator | |
JPH0352088B2 (cs) | ||
CS236848B1 (cs) | Generátor datových posloupností pro zkoušení pamětí | |
US5483648A (en) | Circuit for determining the arrival times of control signals supplied to microprocessors | |
SU1195392A1 (ru) | Устройство дл контрол посто нной пам ти | |
SU1007104A1 (ru) | Датчик случайных чисел | |
SU839060A1 (ru) | Устройство дл контрол -разр д-НОгО СчЕТчиКА | |
SU1049867A1 (ru) | Устройство дл формировани последовательностей управл ющих сигналов | |
SU966699A1 (ru) | Устройство дл контрол интегральных схем | |
US3081448A (en) | Intelligence storage equipment | |
SU1149312A1 (ru) | Устройство дл контрол микросхем оперативной пам ти | |
SU1720157A1 (ru) | Счетчик импульсов в максимальных кодах Фибоначчи | |
SU1644385A1 (ru) | Устройство дл формировани четверично-кодированных последовательностей |