CS227458B1 - Způsob planarizace povrchu integrovaných obvodů s dielektrickou izolací - Google Patents
Způsob planarizace povrchu integrovaných obvodů s dielektrickou izolací Download PDFInfo
- Publication number
- CS227458B1 CS227458B1 CS366182A CS366182A CS227458B1 CS 227458 B1 CS227458 B1 CS 227458B1 CS 366182 A CS366182 A CS 366182A CS 366182 A CS366182 A CS 366182A CS 227458 B1 CS227458 B1 CS 227458B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- integrated circuits
- dielectric insulation
- etching
- planarizing surface
- silicon
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 17
- 238000009413 insulation Methods 0.000 title description 7
- 238000005530 etching Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 238000001035 drying Methods 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 239000007789 gas Substances 0.000 claims description 2
- 239000003973 paint Substances 0.000 claims description 2
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 208000034656 Contusions Diseases 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 230000009519 contusion Effects 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000006735 deficit Effects 0.000 description 1
- 230000012010 growth Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Landscapes
- Formation Of Insulating Films (AREA)
Description
(54) Způsob planarizace povrchu integrovaných obvodů s dielektrickou izolací
Vynález se týká způsobu planarizace povrchu integrovaných obvodů s dielektrickou izolaci.
Použití technologie s dielektrickými izolacemi prvků umožňuje významně zvýěit hustotu integrace a rychlost obvodů. Vytvoření oxidových izolací je věak provázeno formováním oxidových výrůstků u krajů izolovaných oblastí, tzv. ptačích hlav. Jako maska pro selektivní izolační oxidaci se nejčastěji používá vrstva nitridu křemíku Si^N^ vytvořená chemickou depozicí při sníženi tlaku.
Selektivní oxidace a nitridová maska vytvářejí pnutí podél hrany izolačního oxidu, které zvláště v případě zapuštěného izolačního oxidu může produkovat silné zhmoždění křemíku ve formě husté dislokační sítě. Toto pnutí je součtem tahového intrinzického pnutí nitridové vrstvy a tlakového pnutí zapuštěné oxidové izolace.
Podmínkou pro správnou funkci integrovaných obvodů je vytvoření bezdefektní struktury, což se zabezpečuje použitím tenkých nitridových vrstev a teploty oxidace T»1 000 °C.
Tyto podmínky jsou věak příčinou zvětšení velikosti ptačích hlav. Pro tloušíku nitridu křemíku x^ - 100 nm, teplotu oxidace T = 1 000 °C je výěka ptačí hlavy H =· 0,8 až 1 ^um.
Povrchové nerovnosti těchto rozměrů již významně snižují přesnost fotolitografického procesu, hlavně při vytváření první e druhé úrovně metalizační sítě a kontaktů mezi první a druhou úrovní metelizace. Ne ptačích hlavách se snižuje kvalitě dielektrické izolace mezi první a druhou úrovní metelizace. Konečně velké povrchové nerovnosti mají tendenci snižovat spolehlivost integrovaných obvodů v důsledku horěího krytí velkých schodků metalizační sítí.
227458 2
Snížení velikosti ptačích hlav sa v současné době řeěí několika způsoby, jejichž nevýhodou je vznik krystalografických defektů u hran izolovaných oblastí v případe použití tlustých vrstev nitridu křemíku Si^N^, u delSího způsobu je to náročné příprava tenkých vrstev oxidu křemičitého Si02 a nitridu křemíku a nízké reprodukovetelnost reaktivního iontového leptání nitridu křemíku
V případe použití vysokofrekvenčního odpraBování k nevýhodám patří časovB náročný proces a několikanásobné změně rychlosti odpraBování při postupném obnažování termického oxidu křemičitého SiOg. Obtížné určení doleptání neselaktivního oxidu křemíku a op6t časové náročnost postupu je nevýhodou způsobu planarizace s využitím vícenásobná oxidace.
Výše uvedené nedostatky odstraňuje způsob planarizace povrchu integrovaných obvodů s dielektrickou izoleeí podle vynálezu, jehož podstata spočívá v tom, že po nanesení pozitivního fotoleku na křemíkové substráty a po vysužení následuje plasmochemické leptání substrátů uložených bu8 na vysokofrekvenční elektrodě nebo na uzemněné elektrodě nebo ne izolované podložce v zařízení s plenparalelními elektrodami ve emžsi plynů tetrefluormetenu s 0,1 až 30 % kyslíku.
- Výhodou postupu podle vynálezu je vytvoření plenárního povrchu, čímž se odstraní problémy spojené s povrchovými nerovnostmi, které se formují u hran izolovaných oblastí. Uvedený způsob je produktivní, protože celý postup trvá asi jednu hodinu. Vhodnou volbou složení leptací směsi je možno zajistit reprodukovetelnost uvedeného způsobu.
Postup podle vynálezu je vysvětlen na příklade pomocí obr. 1 a obr. 2, kde je znázorněn křemíkový substrát J., který je pokryt pozitivním fotolakem £, jehož tloušlka je ^um. Následuje sušení při teplotě 180 °C, 20 minut na vzduchu. Při tomto sušení se zalají ptačí hlavy i· Takto připravené substráty se leptají ve směsi tetrafluormetanu s kyslíkem CF^ ♦ Og. Průtok CF^ - 100 cm^/min, 02 - 10 ceP/min, vysokofrekvenční výkon při leptání je 500 W, frekvence 60 kHz. Teplota substrátů je 40 °C a doba leptání se volí 4 až 7 minut.
Křemíkové substráty J_ leží na uzemněné elektrodé. Leptací rychlost pozitivního fotolaku 2. 8 termického oxidu křemičitého neboli ptačích hlav 2 d® ze těchto podmínek leptání přibližné stejná, proto dochází k postupnému rovnoměrnému odstraňování povrchové vrstvy, Leptání se ukonči při tloušlce fotolaku Í.»ý0,3 + 0,4 «um. Zbylý fotolak 2, se odstraní např. v kyslíkové plesmS.
Způsob planarizace povrchu podle vynálezu lze zahrnout do postupu výroby tranzistoru a bipolárních i unipolárních integrovaných obvodů využívajících technologii se zapuštěnou dielektrickou^izolací.
Claims (1)
- Způsob planarizace povrchu Integrovaných obvodů s dielektrickou izolací, vyznačený tím, že po nanesení pozitivního fotolaku (2) na křemíkové substráty (1) a po vysušení následuje pleamochemické leptání substrátů uložených buS na vysokofrekvenční elektrodé nebo na uzemněné elektrodě nebo na izolované podložce v zařízení s plenparalelními elektrodami ve směsi plynů tetrafluormetanu s 0,1 + 30 % kyslíku.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS366182A CS227458B1 (cs) | 1982-05-19 | 1982-05-19 | Způsob planarizace povrchu integrovaných obvodů s dielektrickou izolací |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS366182A CS227458B1 (cs) | 1982-05-19 | 1982-05-19 | Způsob planarizace povrchu integrovaných obvodů s dielektrickou izolací |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS227458B1 true CS227458B1 (cs) | 1984-04-16 |
Family
ID=5377303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS366182A CS227458B1 (cs) | 1982-05-19 | 1982-05-19 | Způsob planarizace povrchu integrovaných obvodů s dielektrickou izolací |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS227458B1 (cs) |
-
1982
- 1982-05-19 CS CS366182A patent/CS227458B1/cs unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4305974A (en) | Method of manufacturing a semiconductor device | |
| US4676867A (en) | Planarization process for double metal MOS using spin-on glass as a sacrificial layer | |
| US5426076A (en) | Dielectric deposition and cleaning process for improved gap filling and device planarization | |
| EP0154573B1 (en) | Semiconductor planarization process and structures made thereby | |
| JPS637458B2 (cs) | ||
| EP0098687A2 (en) | Method of manufacturing a semiconductor device including burying an insulating film | |
| JPS60208838A (ja) | ポリイミドの傾斜エツチング法 | |
| US5393709A (en) | Method of making stress released VLSI structure by the formation of porous intermetal layer | |
| EP0025261B1 (en) | A method of manufacturing a semiconductor device | |
| CN1097303C (zh) | 一种制造半导体器件的方法 | |
| US6140240A (en) | Method for eliminating CMP induced microscratches | |
| CS227458B1 (cs) | Způsob planarizace povrchu integrovaných obvodů s dielektrickou izolací | |
| US4867838A (en) | Planarization through silylation | |
| US4420503A (en) | Low temperature elevated pressure glass flow/re-flow process | |
| US4698132A (en) | Method of forming tapered contact openings | |
| KR100230405B1 (ko) | 반도체장치의 다층 배선 형성방법 | |
| EP0265619B1 (en) | Planarization through silylation | |
| JPS61116858A (ja) | 層間絶縁膜の形成方法 | |
| CS236325B1 (cs) | Způsob planarizace povrchu integrovaných obvodů s dielektrickou izolací | |
| KR0162144B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| JPH0265256A (ja) | 半導体装置の製造方法 | |
| JPS5871638A (ja) | エツチング方法 | |
| JPH05267282A (ja) | 半導体装置の製造方法 | |
| JPH01207931A (ja) | 半導体装置の製造方法 | |
| KR930004118B1 (ko) | 반도체 소자의 금속막 경사식각 방법 |