CS223632B1

CS223632B1 - Wiring for evaluating a pair of phase shifted logic signals

Info

Publication number: CS223632B1
Application number: CS881281A
Authority: CS
Inventors: Igor Holub
Original assignee: Igor Holub
Priority date: 1981-11-28
Filing date: 1981-11-28
Publication date: 1983-11-25

Abstract

Vynález se týká oboru automatizace a řízení. Problém vynálezem řešený je zjednodušení zapojení a vyloučení možnosti vzniku hazardních stavů. Podstatou vynálezu je zapojení vytvořené ze« dvou posuvných registrů, jejichž oba první vstupy jsou zároveň vstupy zapojení. Dále je zapojení vytvořeno dvěma logickými obvody typu nonekvivalence, jedním dekodérem a vyhodnocovacím zařízením. Zapojení má vstup pro hodinové impulsy. Vynálezu lze zejména využít při konstrukci servomechanismů, a to pro zjišťování a řízení směru rotačního pohybu, posuvného pohybu atd. Kromě toho je vynález využitelný všude tam, kde jde o vyhodnocení dvojice fázově posunutých logických signálů, které jsou generovány obecně snímači polohy technických prostředků, popřípadě jsou produktem elektrických procesů v elektronických logických obvodech.The invention relates to the field of automation and control. The problem solved by the invention is to simplify the connection and eliminate the possibility of hazardous states. The essence of the invention is a connection created from two shift registers, the first two inputs of which are also the inputs of the connection. Furthermore, the connection is created by two logic circuits of the non-equivalence type, one decoder and an evaluation device. The connection has an input for clock pulses. The invention can be used in particular in the construction of servomechanisms, namely for detecting and controlling the direction of rotational movement, translational movement, etc. In addition, the invention is applicable wherever a pair of phase-shifted logic signals is evaluated, which are generally generated by position sensors of technical means, or are the product of electrical processes in electronic logic circuits.

Description

Vynález se týká oboru automatizace a řízení.The invention relates to the field of automation and control.

Problém vynálezem řešený je zjednodušení zapojení a vyloučení možnosti vzniku hazardních stavů.The problem solved by the invention is to simplify the involvement and elimination of the possibility of gambling states.

Podstatou vynálezu je zapojení vytvořené ze« dvou posuvných registrů, jejichž oba první vstupy jsou zároveň vstupy zapojení. Dále je zapojení vytvořeno dvěma logickými obvody typu nonekvivalence, jedním dekodérem a vyhodnocovacím zařízením. Zapojení má vstup pro hodinové impulsy.The invention is based on a circuit made of two shift registers, the first two inputs of which are simultaneously circuit inputs. Furthermore, the circuit is formed by two non-equivalence logic circuits, one decoder and an evaluation device. The wiring has an input for clock pulses.

Vynálezu lze zejména využít při konstrukci servomechanismů, a to pro zjišťování a řízení směru rotačního pohybu, posuvného pohybu atd. Kromě toho je vynález využitelný všude tam, kde jde o vyhodnocení dvojice fázově posunutých logických signálů, které jsou generovány obecně snímači polohy technických prostředků, popřípadě jsou produktem elektrických procesů v elektronických logických obvodech.The invention can be used in particular in the construction of servomechanisms for detecting and controlling the direction of rotational movement, translational movement, etc. In addition, the invention is applicable wherever the evaluation of a pair of phase-shifted logic signals is generated by position sensors of hardware. they are the product of electrical processes in electronic logic circuits.

Pře-dložený vynález se týká zapojení pro vyhodnocování dvojice fázově posunutých logických signálů, které se objevují například na výstup inkrementálního snímače polohy u servomechanismů.The present invention relates to a circuit for evaluating a pair of phase-shifted logic signals that occur, for example, at the output of an incremental encoder in servomechanisms.

Dosud známá zapojení jsou vytvořena a pracují na principu asynchronním, jako je tomu u zapojení podle vynálezu „Zapojení pro identifikaci jednoznačně postupného přechodu dvojice vstupních logických signálů do inversního stavu“, podle autorského osvědčení č. 220 813, kdy není zapotřebí pomocných hodinových impulsů a hysterese potřebná pro bezpečnou činnost zařízení je zajištěna například vyhodnocováním vstupních signálů se zpožděním jejich jedné změny. Zapojení náležející do této skupiny jsou obvodově i funkčně velmi výhodná pouze v těch případech, kdy se nežádá vyhodnocování všech čtyř kombinací stavů vstupních signálů.The prior art circuits are constructed and operate on an asynchronous principle, as in the invention according to the invention "Circuits for identifying a unequivocally sequential transition of a pair of input logic signals to the inverse state" according to author's certificate No. 220 813, no auxiliary clock pulses and hysteresis required. necessary for the safe operation of the device is ensured, for example, by evaluating the input signals with a delay of one change thereof. Circuits belonging to this group are circumferentially and functionally very advantageous only in cases when it is not required to evaluate all four combinations of input signal states.

Zapojení druhé skupiny jsou vytvořena a pracují na principu synchronním; tato zapojení jsou naopak obvykle výhodnější v těch případech, kdy se žádá maximální rozlišovací schopnost s rychlou odezvou. Do této druhé skupiny také patří zapojení podle vynálezu. Dosud známá zapojení druhé skupiny jsou vytvořena s poměrně složitou logickou strukturou pro dekódování vstupních signálů. Příkladem takového zapojení je vynález autorského osvědčení č. 197 819 „Zapojení pro vyhodnocování signálu z inkrementálního snímače polohy“. Zapojení uvedeným způsobem provedené přináší některé další nevýhody jako například nebezpečí rušivých vlivů hazardních stavů, což vede nutně ,ke> klíčování signálů ve více částech zařízení a k použití podstatně vyšší hodinové frekvence nežli je maximální možná frekvence zpracovávaných signálů a podobně.The second group's connections are created and work on a synchronous basis; on the contrary, these connections are usually more advantageous in those cases where maximum resolution with a fast response is desired. This second group also includes the circuitry according to the invention. The prior art connections of the second group are formed with a relatively complex logic structure for decoding input signals. An example of such a circuit is the invention of the author's certificate No. 197 819 "Circuit for the evaluation of a signal from an incremental encoder". The connection provided in this way presents some other disadvantages, such as the danger of gambling disturbances, which necessarily leads to the signaling of the signals in more parts of the device and the use of a substantially higher clock frequency than the maximum possible frequency of the processed signals and the like.

Uvedené nevýhody a nedostatky známých a popsaných principů zapojení jsou v největší míře sníženy nebo odstraněny zapojením pro vyhodnocování dvojice fázově posunutých logických signálů podle vynálezu, jehož podstatu tvoří dva posuvné registry, jejichž oba první vstupy jsou zároveň dvěma vstupy celého zapojení.These disadvantages and drawbacks of the known and described wiring principles are largely reduced or eliminated by the circuitry for evaluating a pair of phase shifted logic signals according to the invention, the essence of which is two shift registers, both of which first inputs are simultaneously two inputs of the whole wiring.

Podle vynálezu oba druhé vstupy obou posuvných registrů jsou spolu spojeny a připojeny ke vstupu zapojení pro přívod hodinových impulsů. První výstup prvního posuvného registru je spojen s prvním vstupem prvního logického obvodu typu nonekvivalence, první výstup druhého posuvného registru je spojen s prvním vstupem druhého logického obvodu typu nonekvivalence. Druhý výstup prvního posuvného registru je spojen se druhým vstupem druhého logického obvodu typu nonekvivalence-, druhý výstup druhého posuvného registru je spojen se druhým vstupem prvního logického obvodu typu nonekvivalence. Výstup prvního logického obvodu typu nonekvivalence je spojen s prvním vstupem dekodéru, jehož druhý vstup je spojen s výstupem druhého logického obvodu typu nonekvivalence a konečně výstup dekodéru je spojen se vstupem vyhodnocovacího zařízení.According to the invention, the two second inputs of the two shift registers are coupled together and connected to the wiring input for supplying clock impulses. The first output of the first shift register is coupled to the first input of the first non-equivalence logic circuit, the first output of the second shift register is coupled to the first input of the second non-equivalence logic circuit. The second output of the first shift register is coupled to the second input of the second non-equivalence logic circuit, the second output of the second shift register is coupled to the second input of the first non-equivalence logic circuit. The output of the first non-equivalence logic circuit is connected to the first input of the decoder, the second input of which is connected to the output of the second non-equivalence logic circuit, and finally the output of the decoder is connected to the input of the evaluation device.

Podle vynálezu je dekodér vytvořen ze dvou invertorů a ze dvou hradel typu negace logického součinu, přičemž první vstup dekodéru je spojen se vstupem prvního invertoru a zároveň s prvním vstupem druhého hradla typu negace logického součinu. Druhý vstup dekodéru je spojen se vstupem druhého Invertorů a zároveň s prvním vstupem prvního hradla typu negace logického součinu. Výstup prvního invertorů je spojen se- druhým vstupem prvního hradla typu negace logického součinu. Výstup druhého invertorů je spojen se druhým vstupem druhého hradla typu negace logického součinu. Výstup prvního hradla typu negace logického součinu je spojen s prvním výstupem dekodéru a výstup druhého hradla typu negace logického součinu je spojen se druhým výstupem dekodéru.According to the invention, the decoder is formed from two inverters and two logic product negation gates, the first input of the decoder being connected to the input of the first inverter and at the same time to the first input of the second logic product negation gate. The second input of the decoder is connected to the input of the second Inverter and at the same time to the first input of the first logic-type gate. The output of the first inverters is connected to the second input of the first logic product negation. The output of the second inverter is coupled to the second input of the second logic product negation. The output of the first logical product negation type gate is connected to the first output of the decoder and the output of the second logical product negation type gate is connected to the second output of the decoder.

Zapojení podle vynálezu značně snižuje, popřípadě zcela odstraňuje nevýhody dosud známých zapojení, a to vlivem skutečnosti, že jeho logická struktura je jednodušší, negenerují se hazardní stavy, takže- stačí pouze hodinovými impulsy řídit vzorkování vstupních impulsů. Při konkrétní realizaci zapojení určeného pro řízení vratného čítače typu 74 192 nebo 74 193 je dekodér 6 vytvořen pouze dvěma invertory 11, 12 a dvěma logickými obvody, to znamená hradly 13, 14 typu negace logického součinu, jak je znázorněno na obr. 2. Tím je také dokázána vpředu uvedená výhoda zapojení, to je jeho jednoduchá logická; struktura.The circuitry according to the invention greatly reduces or eliminates the disadvantages of the circuitry known to date, due to the fact that its logic structure is simpler, gambling states are not generated, so that it is sufficient to control the sampling of the input pulses only by clock pulses. In a particular embodiment of the wiring intended to control the reversing counter of type 74 192 or 74 193, the decoder 6 is formed by only two inverters 11, 12 and two logic circuits, i.e. logic product negation gates 13, 14, as shown in FIG. it also proves the above mentioned advantage of engagement, that is its simple logical; structure.

Podstata vynálezu je dále objasněna pomocí připojeného výkresu, kde na obr. 1 je obecné blokové schéma zapojení podle vynálezu a na obr. 2 je příklad konkrétní možnosti zapojení podle vynálezu.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a general block diagram of the present invention; and FIG. 2 is an example of a particular embodiment of the invention.

Na obr. 1 je první výstup zdroje 1 vstupních impulsů spojen s prvním vstupem 21 prvního posuvného registru 2, jehož druhý vstup 22 je spojen se druhým vstupem 32 druhého posuvného registru 3 a zároveň se vstupem 8 pro hodinové impulsy. První výstup prvního posuvného registru 2 je spojen s prvním vstupem 41 prvního logického obvodu 4 typu nonekvivalence, jehož druhý vstup 42 je spojen se druhým výstupem druhého posuvného registru 3. Podobně první výstup druhého posuvného registru 3 je_s.spojen s prvním vstupem 51 druhého logického obvodu 5 typu nonekvivalence, jehož druhý vstup 52 je spojen se druhým výstupem prvního posuvného registru 2. Výstup prvního logického obvodu 4 typu non&kvivalence je spojen s prvním vstupem 61 dekodéru 6, jehož druhý vstup 62 je spojen s výstupem druhého logického obvodu 5 typu nonekvivalence a jehož výstup je spojen se vstupem 71 vyhodnocovacího zařízení 7.In Fig. 1, the first output of the input pulse source 1 is connected to the first input 21 of the first shift register 2, the second input 22 of which is connected to the second input 32 of the second shift register 3 and simultaneously to the input 8 for clock pulses. The first output of the first shift register 2 is connected to first input 41 of a first logical exclusive OR-type circuit 4, whose other input 42 is coupled to the second output of the second shift register 3. Similarly to the first output of the second shift register 3 is _a connection to a first input 51 of the second logic the non-equivalence circuit 5, whose second input 52 is coupled to the second output of the first shift register 2. The output of the first non-equivalence logic circuit 4 is coupled to the first input 61 of the decoder 6, the second input 62 is coupled to the output of the second non-equivalence logic circuit 5; the output of which is connected to the input 71 of the evaluation device 7.

Na obr. 2 je spojení výstupů zdroje 1 vstupních impulsů se vstupy 21, 22 prvního posuvného registru 2 a se vstupy 31, 32 druhého posuvného registru stejné jako popsáno a znázorněno na obr. 1. První výstup prvního registru 2 je spojen s prvním vstupem 91 prvního hradla 9 typu nonekvivalence, jehož druhý vstup 92 je spojen se druhým výstupem druhého posuvného registru 3. Podobně první výstup druhého posuvného registru 3 je< spojen s prvním vstupem 101 druhého hradla 10 typu nonekvivalence, jehož druhý vstup 102 je spojen se druhým výstupem prvního posuvného ^registru 2. Výstup prvního hradla 9 typu nonekvivalence je spojen jednak se vstupem prvního i negátoru 11, jednak s prvním, vstupem 141 druhého, hradla 14 typu negace logického součinu. 1In Fig. 2, the outputs of the input pulse source 1 to the inputs 21, 22 of the first shift register 2 and the inputs 31, 32 of the second shift register are the same as described and shown in Fig. 1. The first output of the first register 2 is connected to the first input 91 Similarly, the first output of the second shift register 3 is connected to the first input 101 of the second non-equivalence gate 10, the second input 102 of which is connected to the second output of the first shift register 3. The output of the first non-equivalence gate 9 is connected both to the input of the first and the negator 11 and to the first input 141 of the second logic product negation gate 14. 1

Výstup druhého hradla 10 typu nonekvivaleňce je spojen jednak <se vstupem druhého' negátoru 12, jednak s prvrtím vstupem 131 prvního hradla 13 typu negace'logického součinu, jehož výstup je , spojen s prvním vstupem 151 vyhodnocovacího zařízení 15. Druhý vstup 152 vyhodnocovacího zařízení 15 je spojen s výstupem druhého hradla 14 typu negace logického součinu.The output of the second non-equalized gate 10 is connected both to the input of the second negator 12 and to the first input 131 of the first negation-type gate 13 whose output is connected to the first input 151 of the evaluation device 15. The second input 152 of the evaluation device 15 it is coupled to the output of the second logic product negation gate 14.

Výstup prvního negátoru 11 je spojen se druhým vstupem 132 prvního hradla 13 typu negace logického součinu a podobně výstup druhého negátoru 12 je spojen se druhým vstupem 142 druhého hradla 14 typu negace logického součinu.The output of the first negator 11 is coupled to the second input 132 of the first logical product negation gate 13 and likewise the output of the second negator 12 is connected to the second input 142 of the second logical product negation gate 14.

Činnost zařízení zapojeného podle vynálezu lze popsat následovně: činnost je založena na periodickém odebírání vzorků logických impulsů ze zdroje 1. Tyto impulsy jsou ukládány do posuvných registrů 2, 3 vždy při aktivní hraně hodinového impulsu. Druhé stupně těchto posuvných registrů 2, 3 vždy uchovávají stav vstupů odpovídající předchozímu hodinovému kroku. Jak lze snadno odvodit, v případě, že vstupní impulsy zůstaly nezměněny po dobu poslední ukončené periody hodinových impulsů, jsou výstupní logické úrovně obou hradel 9, 10 .typu nonekvivalence· stejné. V případě, že v uvedeném intervalu (nastala změna jednoho; ze vstupních impulsů, jsou výstupní logické úrovně obou hradel 9, 10 typu nonekvivalence různé. Přitom každá z obou kombinací odpovídá právě jednomu z obou směrů změny vstupní posloupnosti logických impulsů. Účelem dekodéru 6 je tedy pouze úpráva impulsů z výstupů hradel 9, 10 typu nonekvivalence podle způsobu řízení vyhodnocovacího zařízení 7, popřípadě 15 a blokování obou hradel 9, 10 v případě, že jsou oba impulsy stejné.The operation of the device connected according to the invention can be described as follows: the operation is based on periodic sampling of logical pulses from the source 1. These pulses are stored in the shift registers 2, 3 at each active edge of the clock pulse. The second stages of these shift registers 2, 3 always retain the state of the inputs corresponding to the previous clock step. As can be easily deduced, if the input pulses have remained unchanged for the last completed clock pulse period, the output logic levels of the two non-equivalence type gates 9, 10 are the same. In the event that there is a change of one of the input pulses, the output logical levels of the two non-equivalence gates 9, 10 are different. that is, only adjusting the pulses from the non-equivalence type gate outputs 9, 10 according to the method of controlling the evaluation device 7 and 15, respectively, and blocking the two gates 9, 10 if both pulses are the same.

Zapojení podle vynálezu je použitelné ve všech případech potřeby zjištění a vyhodnocení .dvojice fázově posunutých logických signálů, které se v moderní technické praxi objevují příkladně u různých servomechanismů, třeba na výstupu inkrementálního snímače polohy, směru rotace, směru posunu a podobně.The wiring according to the invention is applicable in all cases of the need to detect and evaluate a pair of phase-shifted logic signals, which in modern engineering practice occur, for example, in various servomechanisms, eg at the output of an incremental encoder, rotation direction, shift direction and the like.

Claims

, Subject,

Wiring for evaluating a pair of phase-shifted logic signals that appear, for example, at the output of an incremental encoder in servomechanisms, made up of two shift registers, the first two inputs of which are simultaneously two wiring inputs, characterized by the two inputs (22, 32) ) both shift registers (2, 3) are connected and connected to he inputs (8) for clock impulses, the first output of the first shift register (2) is connected to the first input (41) of the first non-equivalence logic circuit (4), the first output of the second shift register (3) is connected to the first input (51) of the second non-equivalence logic circuit (5), the second output of the first shift register (2) is connected to the second input (52) of the second non-equivalence logic circuit (5), a second output of the second shift register (3) is coupled to a second input (42) of the first non-equivalence logic circuit (4), the output of the first non-equivalence logic circuit (4) is coupled to the first input (61j) of the decoder (6), the second input (62) of which is coupled to the output of the second logic circuit

OF THE INVENTION (5) of the non-equivalence type and finally the output of the decoder (6J) is connected to the input (71) of the evaluation device (7).

2. Connection according to point 1 ,. characterized in that the decoder (6J) is formed from two inverters (11, 12J) and two logic product negation gates (13, 14), the first input (61) of the decoder (6) being coupled to the input of the first inverter (11) and At the same time as the first input (141) of the second logic gate (14), the second input (62) of the decoder (6) is connected to the input of the second inverter (12) and the first input (131) of the first gate (13) negation of logic product, output of first inverter (11) is connected with second input (132) of first gate (13) of negation type logic product, output of second inverter (12) is connected with second input (142) of second gate (14) of negation type finally, the output of the first logic product negation gate (13) is coupled to the first decoder output and the output of the second logic product negation gate (14) is coupled to the second decoder output.