CS220813B1

CS220813B1 - Wiring to identify a uniquely gradual transition of a pair of input logic signals to inverse states

Info

Publication number: CS220813B1
Application number: CS4081A
Authority: CS
Inventors: Igor Holub
Original assignee: Igor Holub
Priority date: 1981-01-04
Filing date: 1981-01-04
Publication date: 1983-04-29

Abstract

Zapojení je vytvořeno ze dvou klopných obvodů typu D nebo ekvivalentního typu. Hodinový vstup prvního klopného obvodu, tzv. podmínkového, je spojen s nulovacím vstupem druhého klopného obvodu, tzv. hlavního a zároveň s první vstupní svorkou zapojení. •Nulovací vstup prvního klopného obvodu je spojen s druhou vstupní svorkou zapojení a případně se vstupem dat prvního klopného obvodu, jehož první výstup je spojen se vstupem dat druhého klopného· obvodu. Jeho hodinový vstup je spojen se třetí vstupní svorkou zapojení a jeho první výstup je spojen s první výstupní svorkou zapojení. Negovaný výstup druhého klopného obvodu je spojen se druhou výstupní svorkou zapojení.The circuit is made up of two D-type or equivalent flip-flops. The clock input of the first flip-flop, called the conditional one, is connected to the reset input of the second flip-flop, called the main one, and also to the first input terminal of the circuit. The reset input of the first flip-flop is connected to the second input terminal of the circuit and possibly to the data input of the first flip-flop, whose first output is connected to the data input of the second flip-flop. Its clock input is connected to the third input terminal of the circuit and its first output is connected to the first output terminal of the circuit. The negated output of the second flip-flop is connected to the second output terminal of the circuit.

Description

Vynález se týká zapojení pro identifikaci jednoznačně postupného přechodu dvojice vstupních logických signálů do inverzních stavů. Zapojení slouží pro generování právě jednoho impulsu v každém případě, kdy dvojice jeho vstupních signálů změní své logické stavy tak, že sc nejprve změní stav prvního vstupního signálu. Zapojení je určeno zejména pro sestavení vyhodnocovacích obvodů pro převodníky poloha — číslo, vylučující jakékoliv chybové signály vzniklé například chvěním součásti, jejíž pohyb je snímán.The invention relates to a circuit for identifying a unambiguously sequential transition of a pair of input logic signals to inverse states. The circuit is used to generate just one pulse in each case when a pair of its input signals change their logic states so that sc first changes the state of the first input signal. The connection is intended especially for the assembly of evaluation circuits for position-to-number converters, eliminating any error signals caused, for example, by the vibration of the component whose movement is sensed.

Dosud známá zapojení, sloužící jako vyhodnocovací obvody pro převodníky poloha — číslo, přírůstkového typu, fungují buď tak, že nejprve generují výstupní signály, mezi nimiž se při reverzaci posloupnosti logických stavů jejich vstupních veličin mohou vyskytnout chybové signály a pak teprve tyto chybové signály identifikují a odstraňují, nebo používají pro realizaci záměru vstupní posloupnosti o více než dvou prvcích, což vede ke zvýšení složitosti celého zařízení právě v místě nejvíce náchylnému k poruchám, tj. ve snímači vstupních signálů. Navíc tato zapojení potřebují ke své činnosti monostabilní klopné obvody, které upravují vstupní signály.The known circuits, which serve as evaluation circuits for position-number converters, of incremental type, either operate by first generating output signals between which error signals may occur when reversing the sequence of their input quantities before they identify these error signals and eliminate, or use input sequences of more than two elements to accomplish the intent, resulting in increased complexity of the entire device at the location most susceptible to failure, i.e., in an input signal sensor. In addition, these connections need monostable flip-flops to adjust the input signals.

Jiné známé zapojení využívá pro generování každého výstupního Impulsu identifikaci celé čtveřice možných stavů vstupní posloupnosti a pouze v tom případě, že celá čtveřice odpovídá jednomu smyslu měřeného pohybu, poskytne jeden výstupní impuls. Nevýhodou tohoto zapojení je poměrná složitost a zejména jeho malá rozlišovací schopnost vzhledem k tomu, že jeden výstupní impuls odpovídá nejméně čtyřem změnám vstupních signálů.Another known circuit utilizes to identify each of the four possible states of the input sequence to generate each output pulse, and only if the whole four corresponds to one sense of the measured motion will it provide one output pulse. The disadvantage of this circuit is the relative complexity and in particular its low resolution because one output pulse corresponds to at least four changes of the input signals.

Nevýhody a nedostatky popsaných, dosud známých zapojení odstraňuje zapojení pro identifikaci jednoznačně postupného přechodu dvojice vstupních logických signálů do inverzních stavů podle vynálezu, jehož podstatou je, že je vytvořeno ze dvou klopných obvodů typu D nebo ekvivalentního typu, přičemž hodinový vstup prvního, podmínkového klopného obvoůu je spojen s nulovacím vstupem druhého, hlavního klopného obvodu a zároveň s první vstupní svorkou zapojení.Disadvantages and drawbacks of the previously known circuitry are eliminated by circuitry for identifying a unambiguously sequential transition of a pair of input logic signals to inverse states according to the invention, which consists of two type D or equivalent type flip-flops, with the clock input of the first conditional flip-flop it is connected to the reset input of the second main flip-flop and at the same time to the first input terminal of the wiring.

Nulovací vstup prvního, podmínkového klopného obvodu je spojen s druhou vstupní svorkou zapojení a případně se vstupem dat prvního podmínkového· klopného obvodu, jehož první výstup je spojen se vstupem dat druhého, hlavního klopného obvodu, jehož hodinový vstup je spojen se třetí vstupní .svorkou zapojení. První výstup druhého, hlavního klopného obvodu je spojen s první výstupní svorkou zapojení a druhý, negovaný výstup druhého, hlavního klopného obvodu je spojen s druhou výstupní svorkou zapojení.The reset input of the first conditional flip-flop is connected to the second input terminal of the wiring and, optionally, the data input of the first conditional flip-flop whose first output is connected to the data input of the second, main flip-flop whose clock input is connected to the third input terminal . The first output of the second main flip-flop is connected to the first output terminal of the wiring and the second, negated output of the second main flip-flop is connected to the second output terminal of the wiring.

Zapojení podle vynálezu odstraňuje nevýhody uvedených dosud známých zapojení, neboť je jednoduché, negeneruje nikdy a nikde chybové signály, potřebuje ke své činnosti pouze dvojici vstupních signálů, neobsahuje monostabilní klopné obvody, jeho rozlišovací schopnost je volitelná podle použití jedné nebo více dvojic zapojení, přičemž je zaručena minimální hystereze během trvání jednoho prvku posloupnosti vstupních logických signálů.The circuit according to the invention eliminates the disadvantages of the hitherto known circuitry, since it is simple, never generates error signals anywhere, needs only a pair of input signals, does not include monostable flip-flops, its resolution is selectable according to the use of one or more pairs. guaranteed minimum hysteresis during the duration of one element of the sequence of input logic signals.

Zapojení je v dalším objasněno pomocí výkresu, na němž je znázorněno blokové zapojení obvodů pro identifikaci jednoznačně postupného přechodu dvojice 'vstupních logických signálů do inverzních stavů. Zapojení je vytvořeno ze dvou klopných obvodů 1, 2 typu D nebo ekvivalentních obvodů. První klopný obvod 1 typu D je nazván podmínkový, druhý klopný obvod 2 typu D je nazván hlavní.The circuit is further explained by means of a drawing, in which a block circuit is shown for identifying a unambiguously sequential transition of a pair of input logic signals to inverse states. The circuit is formed from two D-type flip-flops 1, 2 or equivalent circuits. The first type D flip-flop 1 is called conditional, the second type D flip-flop 2 is called main.

První vstupní svorka 3 zapojení pro připojení zdroje signálu X je připojena jednak ku hodinovému vstupu TC prvního, podmínkového klopného obvodu 1 typu D, jednak k nulovacímu vstupu C druhého, hlavního klopného obvodu 2 typu D. Druhá vstupní svorka 4 zapojení pro připojení zdroje signálu Y je připojena k nulovacímu vstupu C prvního, podmínkového klopného obvodu 1 typu D a případně zároveň k jeho vstupu D. Toto spojení vstupu D se vstupem C podmínkového klopného obvodu 1 není třeba, pokud na vstup D je přiváděn trvale signál odpovídající logické jedničce. Třetí vstupní svorka 5 zapojení pro připojení zdroje negovaného signálu Y je připojena ku hodinovému vstupu TC druhého, hlavního obvodu 2 typu D. První výstup Q prvního, podmínkového klopného obvodu 2 typu D je připojen ke vstupu D druhého, hlavního klopného obvodu 2 typu D, jehož výstup Q je připojen k prvnímu výstupu 6 zapojení. Druhý, negovaný výstup Q prvního, podmínkového· klopného obvodu 1 typu D není využit. Druhý, negovaný výstup Q druhého, hlavního klopného obvodu 2 typu D je připojen ke druhému výstupu 7 zapojení.The first input terminal 3 of the X source is connected to the clock input TC of the first conditional flip-flop 1 of type D, and to the reset input C of the second main flip-flop 2 of the type D. is connected to the reset input C of the first type D conditional flip-flop 1 and possibly to its D input at the same time. This connection of input D to the input flip-flop 1 of the conditional flip-flop 1 is unnecessary. The third input terminal 5 for connecting the negated signal source Y is connected to the clock input TC of the second type D main circuit 2. The first output Q of the first conditional type D flip-flop 2 is connected to input D of the second type D main flip-flop 2. whose output Q is connected to the first output 6 of the wiring. The second, negated output Q of the first type D conditional flip-flop 1 is not used. The second, negated output Q of the second type D main flip-flop 2 is connected to the second wiring output 7.

Činnost zapojení: náběžné hrany inverzních signálů na výstupech 6, 7 zapojení jsou nositeli informace o přírůstcích vstupní posloupnosti v daném směru. Logické signály přiváděné na první vstup 3 zapojení na druhý vstup 4 zapojení, to znamená signály X a Y, představující posloupnost stavů:Wiring operation: the leading edges of the inverse signals at the wiring outputs 6, 7 carry information about the increments of the input sequence in a given direction. The logic signals applied to the first wiring input 3 to the second wiring input 4, i.e. the X and Y signals representing the sequence of states:

vstupní signál vstupní signál stav 1. 0 0 stav 2. 1 0 stav 3. 1 1 stav 4. 0 1input signal input signal state 1. 0 0 state 2. 1 0 state 3. 1 1 state 4. 0 1

Tato posloupnost se může cyklicky v jednom nebo druhém směru opakovat, přičemž přechod z každého směru do opačného směru může nastat ve kterémkoliv jejím místěThis sequence may be cyclically repeated in one or the other direction, with the transition from each direction to the opposite direction occurring at any point therein.

S a po libovolném počtu kroků, opačného směru.S and after any number of steps, opposite direction.

Je-li na první vstupní svorku 3 zapojení přiveden impuls odpovídající logické jedničce, pak je jeho náběžnou hranou první, podmínkový klopný obvod 1 typu D překlopen do stavu logické jedničky právě tehdy, když na druhé vstupní svorce 4 zapojení je zároveň také impuls odpovídající logické jedničce, protože tato druhá vstupní svorka 4 zapojení je připojena k nulovacímu vstupu C prvního, podmínkového klopného obvodu 1 typu D.If a pulse corresponding to a logic one is applied to the first input terminal 3, then its leading edge of the D-type type 1 flip-flop flips to a logical one only when the second input terminal 4 also has a logical one since this second input terminal 4 is connected to the reset input C of the first type D conditional flip-flop 1.

Následuje-li po tomto vstupním impulsu změna logické úrovně na druhé vstupní svorce 4 zapojení na logickou nulu, a tudíž zároveň změna logické úrovně na třetí vstupní svorce 5 zapojení na logickou jedničku, pak je touto změnou, tj. kladnou náběžnou hranou, překlopen druhý, hlavní klopný obvod 2, protože zároveň na jeho vstup D je přiváděna logická jednička z výstupu Q prvního, podmínkového klopného obvodu 1 typu D, který je současně vynulován zmíněnou úrovní logické nuly, přivedenou zároveň na druhou vstupní svorku 4 zapojení, a tudíž nulovací vstup C prvního, podmínkového klopného obvodu 1 typu D.If this input pulse is followed by a change of logic level at the second input terminal 4 of the wiring to logic zero, and thus at the same time a change of the logical level at the third input terminal 5 of the wiring to logical one, then this change, ie positive leading edge, the main flip-flop 2, since at the same time its input D is fed with a logical one from the output Q of the first conditional flip-flop 1 of type D, which is simultaneously reset by said logic zero level of the first conditional flip-flop 1 of type D.

Nejbllžší následující ukončení impulsu odpovídajícího úrovni logické jedničky na první vstupní svorce 3 zapojení tento druhý, hlavní klopný obvod 2 typu D opět vynuluje.The next subsequent pulse termination corresponding to the level of the logic one at the first input terminal 3 of the wiring again resets the second, main type 2 flip-flop 2.

Vzhledem k tomu, že popsaná posloupnost hodnot vstupních logických impulsů na vstupech 3, 4, 5 zapojení je typická pouze pro jeden z osmi možných přechodů mezi členy vstupní posloupnosti a každá polovina těchto přechodů odpovídá jednomu směru, poskytují výstupní impulsy druhého, hlavního klopného obvodu 2 typu D elementární informaci o odpovídajícím smyslu změn vstupní posloupnosti.Since the described sequence of input logic pulse values at wiring inputs 3, 4, 5 is typical of only one of the eight possible transitions between the input sequence members, and each half of these transitions corresponds to one direction, they provide the output pulses of the second, main flip-flop 2 type D elementary information about the corresponding meaning of input sequence changes.

Zapojení podle vynálezu je vhodné zejména pro· konstrukci vyhodnocovacích obvodů, jež jsou potřebné pro převodníky „poloha — číslo”, vylučující jakékoliv chybové signály. Takové signály mohou vzniknout například chvěním součásti, jejíž pohyb je snímán. Převodníky „poloha — číslo” lze vytvořit aplikací jedné až čtyř dvojic zapojení podle vynálezu, jejichž vstupní signály jsou tak voleny, aby každá dvojice zapojení podle vynálezu identifikovala přechod mezi týmiž, vzájemně opačnými stavy vstupních signálů převodníků, tj. pro oba možné postupy tohoto přechodu za předpokladu, že se logické hodnoty těchto vstupních signálů převodníku nemění nikdy současně.The circuit according to the invention is particularly suitable for the construction of evaluation circuits which are required for position-to-number converters, eliminating any error signals. Such signals may be generated, for example, by the vibration of the component whose movement is sensed. The position-to-number converters can be formed by applying one to four pairs of wiring according to the invention, the input signals of which are selected so that each wiring pair according to the invention identifies the transition between the same mutually opposite states of the input signals of the converters. provided that the logic values of these converter input signals never change simultaneously.

Výstup každého zapojení podle vynálezu z uvedené dvojice dává náběžnou hranou informaci o každé vpředu jmenované změně vstupních signálů zapojení pro jeden ze dvou možných směrů nebo smyslů jejich posloupnosti. Při jakékoliv reverzaci tohoto smyslu je zapojením podle vynálezu zaručena minimální vzdálenost mezi oběma druhy výstupních impulsů v délce trvání jednoho prvku posloupnosti stavů vstupních signálů. Tato vlastnost usnadňuje připojení zařízení pro identifikaci celkového rozdílu počtu změn vstupní posloupnosti v obou směrech, například vratného čítače.The output of each circuit according to the invention from said pair gives the leading edge information about each of the aforementioned changes in the circuit input signals for one of two possible directions or senses of their sequence. In any reversal of this sense, the circuit according to the invention guarantees a minimum distance between the two types of output pulses over the duration of one element of the sequence of the states of the input signals. This feature makes it easy to connect devices to identify the total difference in the number of input sequence changes in both directions, such as a return counter.

Při označení libovolných po sobě následujících stavů K, L, Μ, N v libovolném směru, případně smyslu, pak vždy právě pro jednu možnou variantu vstupních signálů X, Y platí, že: za prvé při přechodu stavu K do stavu L je aktivován podmínkový klopný obvod 1, za druhé ve stavech Μ, N je podmínkový klopný obvod 1 nulován, za třetí při přechodu stavu L do· stavu M je aktivován hlavní klopný obvod 2, je-li zároveň podmínkový klopný obvod 1 ve stavu odpovídajícím logické jedničce, za čtvrté ve stavech Κ, N je hlavní klopný obvod 2 nulován.When marking any successive states K, L, Μ, N in any direction or sense, then always for just one possible variant of the input signals X, Y, the following applies: circuit 1, second in states Μ, N, condition flip-flop 1 is reset, third in state L into state M, the main flip-flop 2 is activated, if conditional flip-flop 1 is also in state corresponding to logic one, fourth In states Κ, N the main flip-flop 2 is reset.

Z osmi možných připojení vstupních signálů X, Y existují 4 dvojice zapojení podle vynálezu generujících výstupní signály pro navzájem opačné směry vstupní posloupnosti, které se vyznačují tím, že současně s výstupním impulsem každého zapojení je překlopen podmínkový klopný obvod 1 ve druhém zapojení. Z každé takovéto dvojice nebo jejich libovolné kombinace lze sestavit vyhodnocovací obvod pro převodník „poloha — číslo”, vylučující jakékoliv chybové signály.Of the eight possible connections of the input signals X, Y, there are 4 pairs of wiring according to the invention generating output signals for opposite directions of the input sequence, characterized in that, simultaneously with the output pulse of each wiring, the conditional flip-flop 1 in the second wiring. An evaluation circuit for a position-to-number converter can be constructed from any such pair or any combination thereof, eliminating any error signals.

Vyhodnocovací obvod pro přírůstkový převodník „poloha — číslo”, vytvořený ze dvou nebo ze čtyř nebo z osmi základních zapojení podle vynálezu, funguje následovně: jako vstupních signálů X, Y je užito některé z kombinací vstupních logických signálů A, B a jejich inverzních hodnot:The evaluation circuit for the incremental position-to-number converter, formed from two or four or eight basic circuitry according to the invention, functions as follows: as input signals X, Y, one of the combinations of input logic signals A, B and their inverse values are used:

A,B J,AA, B J, A

A, Β B, AA, B, A

B, A A, BB, A, B

B, A A, B.B, A, B

Zapojení podle vynálezu má potom následující vlastnosti: za prvé právě při jednom přechodu mezí sousedními stavy první až čtvrté vstupní posloupnosti logických signálů — s ohledem na směr, tj. pouze v jednom směru — dojde k překlopení podmínkového· klopného obvodu 1 do'stavu odpovídajícího logické jedničce. Tím je splněna podmínka, aby se do stavu odpovídajícího logické jedničce mohl překlopit také hlavní klopný obvod 2; za druhé pokud následující stav logických signálů X, Y odpovídá následujícímu stavu vstupní posloupnosti signálů A, B při témže směru jako byl aktivován podmínkový klopný obvod 1, je tímto stavem překlopen do stavu odpovídajícího logické jedničce také hlavní klopný obvod 2; za třetí jestliže následující stav logických signálů X, Y odpovídá opačnému smyslu posloupnosti vstupních signálů, pak nedojde k překlopení hlavního klopného obvodu 2; za čtvrté při dalším stavu vstupních logických signálů, odpovídajícím opačnému smyslu posloupnosti, je podmínkový klopný obvod vynulován.The circuit according to the invention then has the following characteristics: firstly, just in one transition between adjacent states of the first to fourth input sequences of logic signals - with respect to the direction, i.e. only in one direction - the conditional flip-flop 1 is switched to the corresponding logic jedničce. This fulfills the condition that the main flip-flop 2 can also be swiveled into the state corresponding to the logic one; secondly, if the following state of the logic signals X, Y corresponds to the following state of the input sequence of signals A, B in the same direction as the conditional flip-flop 1 has been activated, the main flip-flop 2 is also flipped into the corresponding state; thirdly, if the following state of the logic signals X, Y corresponds to the opposite sense of the sequence of the input signals, then the main flip-flop 2 does not flip; fourth, at another state of the input logic signals corresponding to the opposite sense of the sequence, the conditional flip-flop is reset.

Claims

A circuit for identifying a unambiguously sequential transition of a pair of input logic signals to inverse states, characterized in that it is formed of two type D or equivalent type flip-flops (1, 2), wherein the clock input (TC) of the first conditional flip-flop (1'J) , is connected to the reset input (C) of the second main flip-flop (2) and simultaneously to the first input terminal (3) of the circuit, the reset input (C) of the first conditional flip-flop (1j is connected to the second input terminal of the invention) and, optionally, a data input (D) of the first conditional flip-flop (1) whose first output (Q) is connected to an input (Dj of data of the second, main flip-flop (2) whose clock input (TC) is connected with the third wiring input terminal (5), while the first output (Q) of the second main flip-flop (2) is connected to the first wiring output terminal (6) and the second negated output (Q) of the second the other circuit (2) is connected to the second output terminal (7) of the wiring.