SU251276A1

SU251276A1 - ALL-UNION 111 PATENTNV- '*' TECHNICAL LIBRARY. t. Gorbenko10

Info

Publication number: SU251276A1
Application number: SU1196341A
Authority: SU

Description

Изобретение относитс к области автоматики и вычислительной техники.The invention relates to the field of automation and computing.

Известны реверсивные счетчики, выполненные на потенциальных элементах, в которых использованы триггеры со счетным входом, общим дл каналов «сложение и «вычитание , а цепи -поразр дного переноса управл ютс общей дл счетчика схемой управлени , например «триггером знака.Reversible counters are known that are made on potential elements in which triggers with a counting input common to the addition and subtraction channels are used, and the bit transfer circuits are controlled by a control circuit common to the counter, for example a sign trigger.

Такое построение схем счетчиков требует при переходе с режима «вычитание на режим «сложение и обратно выдерж,ки времени, необходимой дл окончани переходных процессов ;В цеп х поразр дного переноса. Это обсто тельство существенно снижает быстродействие реверсивных счетчиков.Such a construction of metering circuits requires, when switching from the mode "subtraction to the mode", addition and backward aging, the time required for the termination of transients; In chains of bitwise transfer. This circumstance significantly reduces the speed of reversible meters.

Целью изобретени вл етс создание реверсивного двоичного счетчика на потенциальных элементах «НЕ-ИЛИ, быстродействие которого определ лось бы только разрешающей способностью триггера первого разр да и не зависело от чередовани .режимов «сложение и «вычитание.The aim of the invention is to create a reversible binary counter on potential "NOT-OR" elements, the speed of which would be determined only by the resolution of the first bit trigger and does not depend on the alternation of the "addition and" subtraction modes.

Указанна цель достигаетс тем, что в каждый каскад счетчика дополнительно включены инвертор и трехвходовой элемент «НЕ-ИЛИ на каждый из каналов «сложение и «вычитание .This goal is achieved by the fact that each stage of the counter additionally includes an inverter and a three-input element "NOT-OR for each of the channels" addition and "subtraction.

и «вычитание, их выходы соединены с первыми входами элементов «НЕ-ИЛИ, вторые входы которых соединены с выходами «О и «1 триггера соответственно дл каналов «сложение и «вычитание, а их третьи входы соединены с выходами тех элементов «НЕ-ИЛИ триггера, которые наход тс в нулевом состо нии в интервалах времени между передними фронтами четных и задними фронтами нечетных входных импульсов дл канала «сложение и передними фронтами нечетных и задними фронтами четных импульсов дл канала «вычитание, при этом выходы дополнительных элементов «НЕ-ИЛИ вл ютс выходами разр да по соответствующим каналам.and "subtraction, their outputs are connected to the first inputs of the elements" NOT-OR, the second inputs of which are connected to the outputs "O and" 1 of the trigger, respectively, for the channels "addition and" subtraction, and their third inputs are connected to the outputs of those elements "NOT-OR trigger, which are in the zero state in the time intervals between the leading edges of the even and back edges of the odd input pulses for the channel "addition and the leading edges of the odd and back edges of the even pulses for the channel" subtraction, while the outputs are additional elements s "NOR outputs are relevant discharge channels.

Такое построение схемы делает каскады независимыми один от другого, так что первые каскады могут работать на сложение, а в последних могут еще проходить импульсы по каналу «вычитание.Such a construction of the circuit makes the cascades independent of one another, so that the first cascades can work on addition, and in the latter one can still pass pulses through the “subtraction channel.

Схема одного разр да счетчика изображена на фиг. 1.A diagram of a single bit counter is shown in FIG. one.

Он содержит триггер 1 со счетным входом на элементах «НЕ-ИЛИ 2-7, элементIt contains a trigger 1 with a counting input on the elements "NOT-OR 2-7, the element

«ИЛИ 8 дл подачи входных импульсов со"OR 8 for supplying input pulses with

входов «-}- и «- на счетный вход триггераinputs "-} - and" - to the counting trigger input

/, инверторов 9, 10 и элементов «НЕ-ИЛИ/, inverters 9, 10 and elements "NOT-OR

обозначены выходы соответствующих элементов разр да, и сигналу «О соответствует высокий , а сигналу «1 - низкий уровни потенциала .the outputs of the corresponding elements of the discharge are indicated, and the signal “O corresponds to high, and to the signal“ 1 - low potential levels.

В исходном состо нии триггер 1 сигналом по ВХОДУ «Уст. «О установлен в состо ние «О. При поступлении счетных им пульсов по входу «- они инвертируютс инвертором 9 и поступают на один из входов элемента 11, & также через элемент 8 на счетный 1вход триггера 1. На два других входа элемента // подаютс потенциалы с выходов элементов 2 и триггера 1.In the initial state, trigger 1 by the signal on INPUT “Set. "O is set to" O. When the counting pulses arrive at the input, they are inverted by inverter 9 and fed to one of the inputs of element 11, & also through element 8 to the countable 1 input of the trigger 1. Potentials from the outputs of the elements 2 and trigger 1 are fed to the other two inputs of the element //.

Так как на выходе элемента 11 низкий потенциал , соответствующий «1, по витс только в том случае, если на всех его входах будут высокие потенциалы, соответствующие «О, то элемент 11 выдает импульсы переноса на выход «- ари совпадении высоких .потенциалов с выходов элементов 2, 6 и 9. Как видно из временной диаграммы, импульсы переноса по каналу «вычитание будут вырабатыватьс в соответствии с логикой работы счетчика на вычитание.Since at the output of element 11 a low potential corresponding to “1, it turns out only if all its inputs have high potentials corresponding to“ O, then element 11 generates transfer pulses to the output “- ari coincidence of high potentials from the outputs elements 2, 6 and 9. As can be seen from the timing diagram, the transfer pulses over the channel "subtraction will be generated in accordance with the logic of the counter for subtraction operation.

При поступлении импульсов по входу «4- они будут подаватьс на счетный вход триггера / чфёз элемент 5 и на инвертор 10. В этом случае совпадение потенциалов на выходах элементов 3, 4 и 10 (входах элемента 12) будет в тот момент, когда необходимо образовать импульс переноса на выходе «+ в соответствии с логикой работы счетчика на сложение.Upon receipt of the pulses at the input "4-" they will be fed to the counting input of the trigger / phase element 5 and the inverter 10. In this case, the coincidence of the potentials at the outputs of elements 3, 4 and 10 (inputs of element 12) will be at that moment the transfer pulse at the output “+ in accordance with the logic of the counter operation for addition.

Потенциалы «1 и «О разр да снимаютс , как iB обычном триггере, с выходов элементов 4 (Выход «О) и 6 (Выход «1).Potentials "1 and" O of the discharge are removed, as iB by a normal trigger, from the outputs of elements 4 (Output "O) and 6 (Output" 1 ").

Предмет изобретени Subject invention

Реверсивный двоичный счетчик, каждый разр д которого состоит из триггера со счетным входом, общим дл каналов «сложение и «вычитание, выполненного на потенциальных элементах «НЕ-ИЛИ, отличающийс тем, что, с целью повышени быстродействи , в нем триггер каждого разр да дополнительно содержит инвертор и элемент «НЕ-ИЛИ на каждый из каналов «сложение и «вычитание , причем входы инверторов соединены соответственно со входными шинами «сложение и «вычитание, а их выходы соединены с первыми входами элементов «НЕ-ИЛИ, вторые входы которых соединены с выходами «О и «1 триггера соответственно дл каналов «сложение и «1вычитание, а их третьи входы соединены с выходами тех элементов «НЕ- ИЛИ триггера, которые наход тс в нулевом состо нии в интервалах времени между передними фронтами четных и задними фронтами нечетных входных импульсов дл канала «сложение и передними фронтами нечетных и задними фронтами четных импульсов дл канала «вычитание, при этом выходы дополнительных элементов «НЕ-ИЛИ вл ютс выходами разр да по соответствующим каналам .A reversible binary counter, each bit of which consists of a trigger with a counting input common to the channels "addition and subtraction, performed on potential elements" NOT-OR, characterized in that, in order to increase speed, it triggers each bit additionally contains the inverter and the element "NOT-OR for each of the channels" addition and "subtraction, and the inverter inputs are connected respectively to the input buses" addition and "subtraction, and their outputs are connected to the first inputs of the elements" NOT-OR, the second inputs from are connected to outputs "O and" 1 flip-flops, respectively, for the channels "addition and" 1 subtraction, and their third inputs are connected to the outputs of those elements "NON-OR triggers that are in the zero state in the time intervals between the leading edges of even and back edges the odd input pulses for the channel are addition and the leading edges of the odd numbers and the back edges of the even pulses for the channel are subtraction, while the outputs of the additional elements NON-OR are discharge outputs on the corresponding channels.

Bxoff,. +Bxoff ,. +

IX Выход -IX Exit -

ВтЗ„VZ „

О IAbout i

S.S.

Риг.2Rig.2