CS222799B1 - Zapojení pro vyhodnocení elektrického propojení konečné logické struktury řídících automatik - Google Patents

Abstract

Vynález řeší zapojení pro vyhodnooení elektrického propojeni konečné logické struktury řídicích aatomatik.Toto zapojení umožňuje jednoduchý způsob testování míst elektrického propojení řídících automatik.Skýtá možnost modulární stavebnicové výstavby celého zařízení s výhodným způsobem připojení na návazný řídící systém. Zapojení podle vynálezu sestává ze dvou výběrových bloků, řídíoího bloku, dvou dekódovacích bloků, logického bloku a výstupních bloků* Zapojení je určeno zejména pro využití ve spojení s mikropočítačovými systémy, resp.s programově řízenými testovaóími automaty.

Description

vynál ez« zapojení pro vyhodnocení elektrického propojení konečné logické struktury řídících automatik, sestávající ze dvou výborových bloků, řídícího bloku, dvou dekódovacích bloků, logického bloku a výstupních bloků.

V současné době jsou podobné zařízení vesměs řešena pomocí počítačových řídících systémů nebo pomocí jednoúčelově řešených speciálních automatik. Jejich nedostatkem je celková složitost a v případě počítačových systémů velký rozsah celého zařízení při vyhodnocování většího množství testovaných míst.

Uvedené nedostatky do značné míry odstraňuje zapojení podle vynálezu. Jeho podstata spočívá v tom, že první výběrový blok, který je opatřen prvním až k-tým vnějším výstupem, je svým prvním až k-tým výstupním adresovacím výstupem propojen s prvním až k-tým vstupem prvního dekódovacího bloku. První dekódovací blok je prvním až x-tým výstupem propojen s prvními vstupy prvního a£ x-tého výstupního bloku. První až k-tý vstupní adresovací výstup prvního výběrového bloku je propojen s prvním až k-tým vstupem druhého dekódovacího bloku, jehož první až x-tý výstup je propojen s druhými vstupy prvního až s-tého výstupního bloku. Druhý výběrový blok, Který je opatřen prvním až k-tým vnějším vstupem, je svým prvním až k-tým výstupním adresovacím výstupem propojen s prvním až k-tým výstupním adresovacím vstupem logického bloku. První až k-tý vstupní adresovací výstup druhého výběrového bloku je propojen s prvním až k-tým vstupním adresovacím vstupem logického bloku. První až k-tý výstupní adresovací výstup je propojen s prvním až k-tým výstupním adresovacím vstupem prvního výstupního bloku až prvním až k-tým výstupním adresovacím vstupem x-tého výstupního bloku. Výstupy prvního až x-tého výstupního bloku jsou propojeny s prvním až x-tým stavovým vstupem logického bloku. První až x-tý vstupní adresovací výstup logického bloku je propojen s prvním až k-tým vstupním adresovacím vstupem prvního výstupního bloku až prvním až k-tým vstupním adresovacím vstupem x-tého výstupního bloku. První až x-tý výstupní blok je opatřen prvním až n-tým vněJSím výstupem první skupiny výstupů a prvním až n-tým vnějším výstupem druhé skupiny výstupů. Řídící blok je opatřen vnějším výstupem, déle prvním až šestým vnějším vstupem a prvním e£ m-tým vnějším adresovacím vstupem a dále prvním až m-tým negačním adreeovaoím vstupem.

Svým prvním výstupem je řídloí blok propojen s uvolňovacím vstupem prvního dekódovacího bloku. Druhým výstupem je řídící blok propojen 8 uvolňovscím vstupem druhého dekódovacího bloku. Svým třetím výstupem je řídící blok propojen s prvním vstupem logického bloku a čtvrtým výstupem je propojen s druhým vstupem logiokého bloku. Stavový výstup logického bloku je propojen se vstupem řídícího bloku. Pátý výstup řídícího bloku je propojen jednak se vstupem druhého výběrového bloku, jednak se vstupem prvního výběrového bloku.

Zapojení podle vynálezu umožňuje jednoduchý způsob testování míst elektrického propojení řídící automatiky. Skýtá možnost modulární stavebnicové výstavby celého zařízení s výhodným způsobem připojení na návazný řídící systém.

Na připojeném výkrese je znázorněno příkladné schéma zapojení podle vynálezu.

Zapojení pro vyhodnocení elektrického propojení konečné logické struktury řídíoíoh automatik obsahuje první a druhý výběrový blok Sl, S2. řídící blok S3, první a druhý dekódovací blok JI, J2, logický blok J3 a první až n-tý výstupní blok NI až Nx. První výběrový blok Sl, který je opatřen prvním až k-tým vnějším vstupem Sl_r. 1 až Sl^k, je svým prvním až k-tým výstupním adresovacím výstupem Sl.Al až Sl.Ak propojen s prvním si, k-tým vstupem JI,.41 až Jl.Ak prvního dekódovacího bloku JI. První dekódovací blok JI je prvním až x-tým výstupem JI,Cl až Jl.Cx . propojen s prvními vstupy Nl.G až Nx».G prvního až x-tého výstupního bloku NI až flx.První až k-tý vstupní adresovací výstup Sl«Β1 až Sl.Bk prvního výběrového bloku Sl je propojen s prvním až k-tým vstupem J2.B1 až J2.Bk druhého dekódovacího bloku £2. První až x-tý výstup J2»P1 až J2.Dx druhého dekódovaoího bloku J2 je propojen s druhými výstupy Nl^S až Nx.S prvního až x-ťého výstupního bloku NI až Nx. Druhý výběrový blok S2, který je opat222 799 řen prvním až k-tým vnějším vstupem S2.1 až S_2.k. je svým prvním až k-tým výstupním adresovacím výstupem S2.C1 až S2.Ck propojen s prvním až k-tým výstupním adresovacím vstupem J3.C1 až J3.Ck logického bloku J3. První sž k-tý vstupní adresovací výstup S2.P1 až S2.Dk druhéhovvýběrového bloku S2 je propojen s prvním až k-tým vstupním adresovacím vstupem J3.D1 až J3.Dk logického bloku J 3. První až k-tý výstupní adresovací výstup J3.A1 až J3.Ak logického bloku J3 je propojen s prvním až k-tým výstupním adresovacím vstupem N1.A1 až Nl.Ak pivního výstupního bloku NI až s prvním až k-tým výstupním adresovacím vstupem Nx.Al až Nx.Ak x-tého výstupního bloku Nx. Výstupy Nl.W až Nx.W prvního až k-tého výstupního bloku NI až Nx jsou propojeny s prvním až x-tým stavovým vstupem J3.W1 až J3.Wx logického bloku J3. První až k-tý vstupní adresovací výstup J3.B1 až J3.81^ logického bloku J3 je propojen s prvním až k-týy vstupním adresovacím vstupem Νχ.ΒΙ až NljBk prvního výstupního bloku NI až s prvním až k-tým vstupním adresovacím vstupem Nx.Bl až Nx.Bk x-tého výstupního bloku Nx. První až x-tý výstupní blok NI až Nx je opatřen prvním až n-tým vnějším vstupem Nl.al až NI.an až Nx.al až Nx^an první skupiny výstupů a prvním až n-tým vnějším vstupem Nl^bl až Nl.bn až Nx^bl až Nx.bn druhé skupiny výstupů, Řídící blok S3 je opatřen vnějším výstupem S3.V. prvním až šestým vnějším vstupem S3.1 až S3J5, prvním až m-tým vnějším adresovacím vstupem SJ^Al až S3»Am a prvním až m-tým negaěním adresovacím vstupem S3.B1 až S3«Bm. Svým prvním výstupem S3.V1 je řídící blok S3 propojen s uvolňovacím vstupem Jl.l prvního dekódovacího bloku JI. Řídící blok S3 je dále svým druhým výstupem S3Λ2 propojen s uvolňovacím vstupem J2.1 druhého dekódovacího bloku J2 a svým třetím výstupem S3.V3 je propojen s prvním vstupem J3.1 logického bloku J3. Čtvrtým výstupem S3.V4 je řídící blok S3 propojen s druhým vstupem J3.2 logického bloku J3. Stavový výstup J3.S logického bloku J3 je propojen se vstupem S3.S řídícího bloku jehož pátý výstup S3.V5 je propojen jednak se vstupem S2.V druhého výběrového bloku S2, Jednak se vstupem Si.V prvního výběrového bloku Sl.

První výběrový blok Sl je opatřen prvním až k-tým vnějším vstupem Sl.l až Sl.k. Těmito vstupy jsou přiváděny adresovací signály z nadřazeného řídícího systému. První výběrový blok Sl dále obsahuje logiku pro dekódování těohto signálů a pamělové

222 799 obvody pro vysílací režim bloku. Druhý výběrový blok Sg obsahuje rovněž dekódovací logiku s možností pamatování vstupních signálů po dobu dílčího kroku testování. Blok S2 je opatřen prvním až k-tým vnějším vstupem S2.1 až S2.k_t kterými je propojen s návaznou automatikou. Řídící blok S3 zahrnuje vyhodnocovací logiku pro aktivaci prvního výběrového bloku Sl a druhého výběrovéno bloku S2, dále obsahuje dekodér adresy bloku, kterýip je řldloí blok S3 identifikován z nadřazeného systému. Řídící blok S3 je opatřen prvním až m-tým vnějším adresovacím vstupem S3.A1 až S3.Am. prvním až m-tjhjj vnějším negačním adresovaoím vstupem S3.B1 až S3.Bm« prvním až šestým vnějším vstupem S3_.l až S3.6 a vnějším výstupem 33.Y, kterým je vyveden vyhodnocený logický stav testovaného místa k návaznému programovému zpracování. Pomocí vnějších vstupů S3.1 a S3.2 jsou přiváděny uvolňovací signály p-ro návaznou adresaci v logickém bleku J3. Vnější vstupy S3.3« S3.4 a S3.3 podminují řízení aktivace prvního a druhého výběrového bloku Sl, S2 a návaznost na další logický blok J3. První dekódovací blok JI obsahuje dekóder pře výstupní adresaci prvního až x-tého výstupního bloku NI až Νχ. Druhý dekódovací blok J2 obsahuje dekóder pro vstupní adresaci prvního až x-tého výstupního bloku NI sŽ Nx. Logický blok J3 obsahuje vyhodnocovací obvody pro zpracování jednotlivých stavových vstupů J3.W1 až J3.Wft a současně umožňuje sběrnicové propojení prvního až x-tého výstupního bloku NI až Nx. Výstupní bloky NI až Nx obsahují vždy dvě skupiny vnějších výstupů Nl.ftl až Nl.an.

Nlttbl až Nl.bn; Nx.el až Nx.an, Nx.bl až Nx.bn, které umožňují obousměrné připojení k testované soustavě. Každý blok obsahuje dekódovací logiku jak pro výstupní režim, tele pro vstupní režim.

Základní adresace celé soustavy je uskutečněna v řídicím bloku S3. V případě, že tento blok je správně naadresován, t*j. když vyslaná kombinace na adresovacích výstupech Sl.Al až Sl.Ak, S1.B1 až Sl.Bk projde příslušnými vyhodnocovacími obvody v řídicím bloku S3, dojde prostřednictvím pátého výstupu S3..V? tohoto bloku k uvolnění prvního výběrového bloku Sl a druhého výběrového bloku S2. V těchto blocích dojde k vyhodnocení vnějších vstupních signálů tak, že y případě vysílacího režimu jsou vstupní signály paměíovány příslušnými klopnými obvody v bloku áž do následného Čtení, resp. vyhodnocení testovaných míst. První vývěrový blok Sl je v režimu vysílání propojen svým prvním až k-tým výstupním adresovacím výstupem Sl.Al až Sl.Ak s prvním ' 2 2 2 7 9 9 aŽ k-tým vstupem J1.A1 až JI.Ak prvního dekódovacího bloku JI.

V režimu vyhodnocovacím, t^j. v případě Čtení logických stavů na testovaných místech,je signálově propojen první výběrový blok Sl svým prvním až k-tým vstupním adresovacím výstupem

Sl .Bl až Sl.Bk s prvním až k-tým vstupem J2.G1 až J2.Gk druhého dekódovacího bloku J2. Obdobným způsobem je druhý výběrový blok S2 propojen s logickým blokem J3. V případě vysílacího režimu dochází k součinnosti prvního dekódovacího bloku JI a prvního až k-tého výstupního adresovacího výstupu JXA1 až J3.Ak.

V prvním až x-tém výstupním bloku Nl až Nx dochází k demultiplexování těchto signálů a k aktivaci vybraného výstupu. Po uskutečnění této aktivace je prováděna|vlastní kontrola a vyhodnocení vnějšího propojení všech vnějších výstupů výstupních bloků Nl až Jgc, které Je programově řízeno vnějším systémem. V režimu vyhodnocování dochází přes první až k-tý vstupní adresovací výstup S1.B1 až Sl.Bk prvního výběrového bloku Sl, druhý dekódovací blok J2 a první až k-tý vstupní adresovací výstup J3.B1 až

J3.Bk k neadresování vybraného vnějšího vstupu/výstupu prvníhe až x-tého výstupního bloku Nl až Nx, kde je vyhodnocena logická úroveň příslušného vstupu a po zpracování v logickém bloku J3 Je tento stav přes vnější výstup S3.V řídícího bloku S3 vyslán k programovému zpracování v návazném vnějším systému. Takto jsou postupně vyhodnoceny všechny vnější výstupy prvního až x-tého výstupního bloku Nl až Nx.

Zapojení dle vynálezu umožňuje výhodný způsob vyhodnocování a testování logických struktur z důvodu zmenšení rozsahu propojení takovéhoto systému s vnějším řídícím systémem. Jeho využití je předpokládáno zejména ve spojení s mikropočítačovými systémy, resp. s programově řízenými testovacími automaty.

Claims (1)

1. pRedmét vynalezu

   222 799

   Zapojení pro vyhodnocení elektrického propojení konečné logioké struktury řídících automatik, sestávající ze dvou výběrových bloků, řídicího bloku, dvou dekódovacích bloků, logického bloku a výstupních bloků, vyznačenJ^tím, že první výběrový blok (Sl), který je opatřen prvním až k-tým vnějším vstupem (Sl.l až Sl.k), je svým prvním až k-tým výstupním adresovacím výstupem (Sl.Al až Sl.Ak) propojen s prvním až k-tým vstupem (J1.A1 až Jl.Ak) prvního dekódovacího bloku (.JI), který je prvním až x-tým výstupem (Jl.Cl až Jl.Cx) propojen s prvními vstupy (Nl.G až Nx.G) prvního až x-tého výstupního bloku (NI až Nx), zatímco první až k-tý vstupní adresovací výstup (Sl.Bl až Sl.Bk) prvního výběrového bloku (Sl) je propojen s prvním až k-tým vstupem (J2.B1 až J2.Bk) druhého dekódovacího bloku (J2), jehož první až x-tý výstup (J2.D1 až J2.1)x) je propojen s druhými vstupy (Nl.S aŽ Nx.S) prvního až x-tého výstupního bloku (NI až Nx), přičemž druhý výběrový blok (S2), který Je opatřen prvním až k-tým vnějším vstupem (S2.1 až S2.k), je svým prvním až k-tým výstupním adresovacím výstupem (S2.C1 až S2.Ck) propojen s prvním až k-tým výstupním adresovacím vstupem (Jl.Cl až J3.Ck) logiokého bloku (J3), přičemž dále první až k-tý vstupní adresovací výstup (S2.D1 až S2.Dk) druhého výběrového bloku ( S2) Je propojen s prvním až k-tým vstupním adresovacím vstupem (J3.D1 až J3.Dk) logického bloku (Jl), jehož první až k-tý výstupní adresovací výstup (J3.A1 až Jl.Ak) je propojen s prvním až k-tým výstupním adresovacím vstupem (N1.A1 až Nl.Ak) prvního výstupního bloku (NI) až prvním až k-tým výstupním adresovacím vstupem (Nx.Al až Nx.Ak) x-tého výstupního bloku (Nx), přičemž 'Výstupy (Nl.W až Nx.W) prvního až x-tého výstupního bloku (NI až Nx) jsou propojeny s prvním až x-týra stavovým vstupem (Jl.Wl až J3.Wx) logického bloku(J3), jehož první až k-tý vstupní adresovací výstup (J3.B1 až J3.Bk) je propojen s prvním až k-tým vstup· ním adresovacím vstupem (N1.B1 až Nl.Bk) prvního výstupního bloku (NI) až prvním až k-tým vstupním adresovacím vstupem (Nx.Bl až Nx.Bk) x-tého výstupního bloku (Nx), přičemž první až x-tý výstupní blok (NI až Nx) je opatřen prvním až n-tým vnějším výstupem (Nl.al až Nl.an) až (Nx.al až Nx.en) první skupiny výstupů a prvním až n-tým vnějším výstupem (Nl.bl až NI.δη) dru- ' - 222 799 hé skupiny výstupů, kdežto řídicí blok (S3), který je opatřen vnějším výstupem (S3.V), dále prvním až šestým vnějším vstupem (S3.1 až S3.6) a prvním až m-tým vnějším adresovacím vstupem (S3.A1 a2 S3.Am) a dále prvním až m-tým negačnlm adresovacím vstupem (S3.B1 až S3.Bm), je svým prvním výstupem (S3.VI) propojen s uvolňovacím vstupem (Jl.l) prvního dekódovacího bloku (JI), dále je řídící blok (S3) svým druhým výstupem (S3.V2) propojen s uvolňovacím vstupem (J2.1) druhého dekódovacího bloku (J2), dále svým třetím výstupem (S3.V3) je řídící blok ( S3) propojen s prvním vstupem (J3.1) logického bloku (J3) a svým čtvrtým výstupem (S3.V4) je propojen st druhým vstupem (J3.2) logického bloku (J3), jehož stavový výstup (J3.S) je propojen se vstupem (S3.S) řídícího bloku (S3), jehož pátý výstup (S3.V5) je propojen jednak se vstupem (S2.V) druhého výběrového bloku (S2), jednak se vstupem (Sl.V) prvního výběrového bloku (Sl).