CS222799B1

CS222799B1 - Wiring to evaluate the electrical connection of the final logic structure to the controllers

Info

Publication number: CS222799B1
Application number: CS231482A
Authority: CS
Inventors: Jiri Brejska; Oldrich Habada; Jan Bugar; Jan Hruza; Arnost Schlemmer
Original assignee: Jiri Brejska; Oldrich Habada; Jan Bugar; Jan Hruza; Arnost Schlemmer
Priority date: 1982-04-01
Filing date: 1982-04-01
Publication date: 1983-07-29

Abstract

Vynález řeší zapojení pro vyhodnooení elektrického propojeni konečné logické struktury řídicích aatomatik.Toto zapojení umožňuje jednoduchý způsob testování míst elektrického propojení řídících automatik.Skýtá možnost modulární stavebnicové výstavby celého zařízení s výhodným způsobem připojení na návazný řídící systém. Zapojení podle vynálezu sestává ze dvou výběrových bloků, řídíoího bloku, dvou dekódovacích bloků, logického bloku a výstupních bloků* Zapojení je určeno zejména pro využití ve spojení s mikropočítačovými systémy, resp.s programově řízenými testovaóími automaty.The invention solves the circuit for evaluating the electrical connection of the final logical structure of control automata. This circuit enables a simple method of testing the electrical connection points of control automata. It offers the possibility of modular construction of the entire device with a convenient method of connection to a subsequent control system. The circuit according to the invention consists of two selection blocks, a control block, two decoding blocks, a logic block and output blocks. The circuit is intended mainly for use in connection with microcomputer systems, or with program-controlled test automata.

Description

vynál ez« zapojení pro vyhodnocení elektrického propojení konečné logické struktury řídících automatik, sestávající ze dvou výborových bloků, řídícího bloku, dvou dekódovacích bloků, logického bloku a výstupních bloků.The invention provides a circuit for evaluating the electrical interconnection of the final logic structure of the control automatics, consisting of two commit blocks, a control block, two decode blocks, a logic block and output blocks.

V současné době jsou podobné zařízení vesměs řešena pomocí počítačových řídících systémů nebo pomocí jednoúčelově řešených speciálních automatik. Jejich nedostatkem je celková složitost a v případě počítačových systémů velký rozsah celého zařízení při vyhodnocování většího množství testovaných míst.At present, similar devices are usually solved by means of computer control systems or by means of dedicated special automation systems. Their drawback is the overall complexity and, in the case of computer systems, the large scale of the whole device when evaluating a larger number of test sites.

Uvedené nedostatky do značné míry odstraňuje zapojení podle vynálezu. Jeho podstata spočívá v tom, že první výběrový blok, který je opatřen prvním až k-tým vnějším výstupem, je svým prvním až k-tým výstupním adresovacím výstupem propojen s prvním až k-tým vstupem prvního dekódovacího bloku. První dekódovací blok je prvním až x-tým výstupem propojen s prvními vstupy prvního a£ x-tého výstupního bloku. První až k-tý vstupní adresovací výstup prvního výběrového bloku je propojen s prvním až k-tým vstupem druhého dekódovacího bloku, jehož první až x-tý výstup je propojen s druhými vstupy prvního až s-tého výstupního bloku. Druhý výběrový blok, Který je opatřen prvním až k-tým vnějším vstupem, je svým prvním až k-tým výstupním adresovacím výstupem propojen s prvním až k-tým výstupním adresovacím vstupem logického bloku. První až k-tý vstupní adresovací výstup druhého výběrového bloku je propojen s prvním až k-tým vstupním adresovacím vstupem logického bloku. První až k-tý výstupní adresovací výstup je propojen s prvním až k-tým výstupním adresovacím vstupem prvního výstupního bloku až prvním až k-tým výstupním adresovacím vstupem x-tého výstupního bloku. Výstupy prvního až x-tého výstupního bloku jsou propojeny s prvním až x-tým stavovým vstupem logického bloku. První až x-tý vstupní adresovací výstup logického bloku je propojen s prvním až k-tým vstupním adresovacím vstupem prvního výstupního bloku až prvním až k-tým vstupním adresovacím vstupem x-tého výstupního bloku. První až x-tý výstupní blok je opatřen prvním až n-tým vněJSím výstupem první skupiny výstupů a prvním až n-tým vnějším výstupem druhé skupiny výstupů. Řídící blok je opatřen vnějším výstupem, déle prvním až šestým vnějším vstupem a prvním e£ m-tým vnějším adresovacím vstupem a dále prvním až m-tým negačním adreeovaoím vstupem.These drawbacks are largely eliminated by the circuitry of the invention. The first selection block having the first to k-th external output is connected to the first to k-th input of the first decoding block by its first to k-output addressing output. The first decoding block is connected by the first to x-th output to the first inputs of the first and x-th output blocks. The first to k-th input addressing output of the first selection block is coupled to the first to k-th input of the second decoding block, whose first to x-th output is coupled to the second inputs of the first to s-th output block. The second selection block, which is provided with the first to k-th external input, is connected to the first to k-th output addressing input of the logic block by its first to k-output addressing output. The first to k-th input addressing output of the second selection block is coupled to the first to k-th input addressing input of the logic block. The first to k-th output addressing output is coupled to the first to k-th output addressing input of the first output block to the first to k-th output addressing input of the x-th output block. The outputs of the first to x-th output blocks are connected to the first to x-th state input of the logic block. The first to x-th input addressing output of the logic block is coupled to the first to k-th input addressing input of the first output block to the first to k-th input addressing input of the x-th output block. The first to x-th output block is provided with a first to n-th external output of the first group of outputs and a first to n-th external output of the second group of outputs. The control block is provided with an external output, more preferably a first to sixth external input and a first e-m external addressing input, and a first to m-th negative addressing input.

Svým prvním výstupem je řídloí blok propojen s uvolňovacím vstupem prvního dekódovacího bloku. Druhým výstupem je řídící blok propojen 8 uvolňovscím vstupem druhého dekódovacího bloku. Svým třetím výstupem je řídící blok propojen s prvním vstupem logického bloku a čtvrtým výstupem je propojen s druhým vstupem logiokého bloku. Stavový výstup logického bloku je propojen se vstupem řídícího bloku. Pátý výstup řídícího bloku je propojen jednak se vstupem druhého výběrového bloku, jednak se vstupem prvního výběrového bloku.By its first output, the control block is coupled to the release input of the first decoding block. By the second output, the control block is interconnected by the 8 release input of the second decoding block. By its third output, the control block is coupled to the first input of the logic block and the fourth output is coupled to the second input of the logioc block. The status output of the logic block is linked to the control block input. The fifth output of the control block is coupled both to the input of the second selection block and to the input of the first selection block.

Zapojení podle vynálezu umožňuje jednoduchý způsob testování míst elektrického propojení řídící automatiky. Skýtá možnost modulární stavebnicové výstavby celého zařízení s výhodným způsobem připojení na návazný řídící systém.The circuitry according to the invention allows a simple way of testing the electrical connection points of the control automatics. It offers the possibility of modular modular construction of the whole device with a convenient way of connection to the connected control system.

Na připojeném výkrese je znázorněno příkladné schéma zapojení podle vynálezu.The accompanying drawing shows an exemplary circuit diagram according to the invention.

Zapojení pro vyhodnocení elektrického propojení konečné logické struktury řídíoíoh automatik obsahuje první a druhý výběrový blok Sl, S2. řídící blok S3, první a druhý dekódovací blok JI, J2, logický blok J3 a první až n-tý výstupní blok NI až Nx. První výběrový blok Sl, který je opatřen prvním až k-tým vnějším vstupem Sl_r. 1 až Sl^k, je svým prvním až k-tým výstupním adresovacím výstupem Sl.Al až Sl.Ak propojen s prvním si, k-tým vstupem JI,.41 až Jl.Ak prvního dekódovacího bloku JI. První dekódovací blok JI je prvním až x-tým výstupem JI,Cl až Jl.Cx . propojen s prvními vstupy Nl.G až Nx».G prvního až x-tého výstupního bloku NI až flx.První až k-tý vstupní adresovací výstup Sl«Β1 až Sl.Bk prvního výběrového bloku Sl je propojen s prvním až k-tým vstupem J2.B1 až J2.Bk druhého dekódovacího bloku £2. První až x-tý výstup J2»P1 až J2.Dx druhého dekódovaoího bloku J2 je propojen s druhými výstupy Nl^S až Nx.S prvního až x-ťého výstupního bloku NI až Nx. Druhý výběrový blok S2, který je opat222 799 řen prvním až k-tým vnějším vstupem S2.1 až S_2.k. je svým prvním až k-tým výstupním adresovacím výstupem S2.C1 až S2.Ck propojen s prvním až k-tým výstupním adresovacím vstupem J3.C1 až J3.Ck logického bloku J3. První sž k-tý vstupní adresovací výstup S2.P1 až S2.Dk druhéhovvýběrového bloku S2 je propojen s prvním až k-tým vstupním adresovacím vstupem J3.D1 až J3.Dk logického bloku J 3. První až k-tý výstupní adresovací výstup J3.A1 až J3.Ak logického bloku J3 je propojen s prvním až k-tým výstupním adresovacím vstupem N1.A1 až Nl.Ak pivního výstupního bloku NI až s prvním až k-tým výstupním adresovacím vstupem Nx.Al až Nx.Ak x-tého výstupního bloku Nx. Výstupy Nl.W až Nx.W prvního až k-tého výstupního bloku NI až Nx jsou propojeny s prvním až x-tým stavovým vstupem J3.W1 až J3.Wx logického bloku J3. První až k-tý vstupní adresovací výstup J3.B1 až J3.81^ logického bloku J3 je propojen s prvním až k-týy vstupním adresovacím vstupem Νχ.ΒΙ až NljBk prvního výstupního bloku NI až s prvním až k-tým vstupním adresovacím vstupem Nx.Bl až Nx.Bk x-tého výstupního bloku Nx. První až x-tý výstupní blok NI až Nx je opatřen prvním až n-tým vnějším vstupem Nl.al až NI.an až Nx.al až Nx^an první skupiny výstupů a prvním až n-tým vnějším vstupem Nl^bl až Nl.bn až Nx^bl až Nx.bn druhé skupiny výstupů, Řídící blok S3 je opatřen vnějším výstupem S3.V. prvním až šestým vnějším vstupem S3.1 až S3J5, prvním až m-tým vnějším adresovacím vstupem SJ^Al až S3»Am a prvním až m-tým negaěním adresovacím vstupem S3.B1 až S3«Bm. Svým prvním výstupem S3.V1 je řídící blok S3 propojen s uvolňovacím vstupem Jl.l prvního dekódovacího bloku JI. Řídící blok S3 je dále svým druhým výstupem S3Λ2 propojen s uvolňovacím vstupem J2.1 druhého dekódovacího bloku J2 a svým třetím výstupem S3.V3 je propojen s prvním vstupem J3.1 logického bloku J3. Čtvrtým výstupem S3.V4 je řídící blok S3 propojen s druhým vstupem J3.2 logického bloku J3. Stavový výstup J3.S logického bloku J3 je propojen se vstupem S3.S řídícího bloku jehož pátý výstup S3.V5 je propojen jednak se vstupem S2.V druhého výběrového bloku S2, Jednak se vstupem Si.V prvního výběrového bloku Sl.The wiring for evaluating the electrical interconnection of the final logic structure is controlled by the automatics comprising first and second selection blocks S1, S2. control block S3, first and second decoding blocks J1, J2, logic block J3, and first to n-th output blocks N1 to Nx. A first selection block S 1 which is provided with a first to k th external input S 1 _r . 1 to S1K, it is connected to its first s1K1 input J1, S1 to S1K1 by its first to k-th output addressing output S1. The first decoding block J1 is the first to x-th output of J1, C1 to J1.Cx. interconnected with the first inputs Nl.G to Nx ».G of the first to x-th output block NI to flx. The first to k-th address addressing output S1 Β1 to S1.Bk of the first selection block S1 is connected to the first to k-team input J2.B1 to J2.Bk of the second decoding block 62. The first to x-th outputs J2, P1 to J2.Dx of the second decoding block J2 are connected to the second outputs N1, S to Nx.S of the first to x-th output blocks N1 to Nx. A second selection block S2, which is provided by the first to k external input S2.1 to S_2.k. is coupled with its first to k-th output addressing output S2.C1 to S2.Ck to the first to k-th output addressing input J3.C1 to J3.Ck of logic block J3. The first to kth input addressing output S2.P1 to S2.Dk of the second selection block S2 is coupled to the first to kth input addressing input J3.D1 to J3.Dk of logic block J 3. First to kth output addressing output J3 .A1 to J3.If logic block J3 is coupled to the first to k-th output addressing input N1.A1 to N1. If the beer output block N1 is to the first to k-th output addressing input Nx.Al to Nx.Ak x- output block Nx. The outputs N1.W to Nx.W of the first to k-th output blocks N1 to Nx are coupled to the first to x-th status input J3.W1 to J3.Wx of the logic block J3. The first to k-th input addressing output J3.B1 to J3.81 ^ of logic block J3 is coupled to the first to k-th input addressing input Νχ.ΒΙ to NljBk of the first output block N1 to the first to k-th input addressing input Nx .Bl to Nx.Bk of the xth output block Nx. The first to x-th output block N1 to Nx is provided with the first to n-th external input N1.al to NI.an to Nx.a1 to Nx ^ an of the first output group and the first to n-th external input N1 ^ b1 to N1. .bn to Nx ^ bl to Nx.bn of the second group of outputs. The control block S3 is provided with an external output S3.V. the first to sixth external inputs S3.1 to S3J5, the first to mth external addressing inputs S1B1 to S3 »Am, and the first to mth non-addressing input S3.B1 to S3Bm. By its first output S3.V1, the control block S3 is coupled to the release input J1.1 of the first decoding block J1. The control block S3 is further coupled by its second output S3-2 to the release input J2.1 of the second decoding block J2 and by its third output S3.V3 is coupled to the first input J3.1 of the logic block J3. By the fourth output S3.V4, the control block S3 is connected to the second input J3.2 of the logic block J3. State output J3.S of logic block J3 is coupled to input S3.S of the control block whose fifth output S3.V5 is coupled to input S2.V of the second selection block S2 and to input Si.V of the first selection block S1.

První výběrový blok Sl je opatřen prvním až k-tým vnějším vstupem Sl.l až Sl.k. Těmito vstupy jsou přiváděny adresovací signály z nadřazeného řídícího systému. První výběrový blok Sl dále obsahuje logiku pro dekódování těohto signálů a pamělovéThe first selection block S 1 is provided with a first to k th external input S1 to S1. These inputs are used to send address signals from the master control system. The first selection block S1 further comprises logic for decoding these signals and memory

222 799 obvody pro vysílací režim bloku. Druhý výběrový blok Sg obsahuje rovněž dekódovací logiku s možností pamatování vstupních signálů po dobu dílčího kroku testování. Blok S2 je opatřen prvním až k-tým vnějším vstupem S2.1 až S2.k_t kterými je propojen s návaznou automatikou. Řídící blok S3 zahrnuje vyhodnocovací logiku pro aktivaci prvního výběrového bloku Sl a druhého výběrovéno bloku S2, dále obsahuje dekodér adresy bloku, kterýip je řldloí blok S3 identifikován z nadřazeného systému. Řídící blok S3 je opatřen prvním až m-tým vnějším adresovacím vstupem S3.A1 až S3.Am. prvním až m-tjhjj vnějším negačním adresovaoím vstupem S3.B1 až S3.Bm« prvním až šestým vnějším vstupem S3_.l až S3.6 a vnějším výstupem 33.Y, kterým je vyveden vyhodnocený logický stav testovaného místa k návaznému programovému zpracování. Pomocí vnějších vstupů S3.1 a S3.2 jsou přiváděny uvolňovací signály p-ro návaznou adresaci v logickém bleku J3. Vnější vstupy S3.3« S3.4 a S3.3 podminují řízení aktivace prvního a druhého výběrového bloku Sl, S2 a návaznost na další logický blok J3. První dekódovací blok JI obsahuje dekóder pře výstupní adresaci prvního až x-tého výstupního bloku NI až Νχ. Druhý dekódovací blok J2 obsahuje dekóder pro vstupní adresaci prvního až x-tého výstupního bloku NI sŽ Nx. Logický blok J3 obsahuje vyhodnocovací obvody pro zpracování jednotlivých stavových vstupů J3.W1 až J3.Wft a současně umožňuje sběrnicové propojení prvního až x-tého výstupního bloku NI až Nx. Výstupní bloky NI až Nx obsahují vždy dvě skupiny vnějších výstupů Nl.ftl až Nl.an.222 799 circuits for block transmission mode. The second selection block Sg also includes decoding logic with the possibility of storing the input signals during the sub-step of testing. The block S2 is provided with a first through k-th external input S2.1 to S2.k _t which is connected with the follow-automatics. The control block S3 includes evaluation logic for activating the first selection block S1 and the second selection block S2, further comprising a block address decoder which is identified by the master block S3 from the master system. The control block S3 is provided with a first to m-th external addressing input S3.A1 to S3.Am. the first to the sixth external negative addressing inputs S3.B1 to S3.Bm, the first to the sixth external inputs S3.1 to S3.6, and the external output 33.Y, which conduct the evaluated logical state of the test site for subsequent program processing. By means of the external inputs S3.1 and S3.2, the release signals p-r are applied to the subsequent addressing in the logic flash J3. External inputs S3.3 «S3.4 and S3.3 condition the activation of the first and second selection blocks S1, S2 and the connection to the next logic block J3. The first decoding block J1 includes a decoder for output addressing of the first to x-th output blocks N1 to Νχ. The second decoding block 12 comprises a decoder for input addressing of the first to x-th output blocks N1 to Nx. The logic block J3 contains evaluation circuits for processing of the individual status inputs J3.W1 to J3.Wft and at the same time it allows bus connection of the first to x-th output blocks N1 to Nx. Output blocks NI to Nx each contain two groups of external outputs Nl.ftl to Nl.an.

Nlttbl až Nl.bn; Nx.el až Nx.an, Nx.bl až Nx.bn, které umožňují obousměrné připojení k testované soustavě. Každý blok obsahuje dekódovací logiku jak pro výstupní režim, tele pro vstupní režim.Nlttbl to Nl.bn; Nx.el to Nx.an, Nx.bl to Nx.bn, which allow bidirectional connection to the test system. Each block contains decoding logic for both output mode, tele for input mode.

Základní adresace celé soustavy je uskutečněna v řídicím bloku S3. V případě, že tento blok je správně naadresován, t*j. když vyslaná kombinace na adresovacích výstupech Sl.Al až Sl.Ak, S1.B1 až Sl.Bk projde příslušnými vyhodnocovacími obvody v řídicím bloku S3, dojde prostřednictvím pátého výstupu S3..V? tohoto bloku k uvolnění prvního výběrového bloku Sl a druhého výběrového bloku S2. V těchto blocích dojde k vyhodnocení vnějších vstupních signálů tak, že y případě vysílacího režimu jsou vstupní signály paměíovány příslušnými klopnými obvody v bloku áž do následného Čtení, resp. vyhodnocení testovaných míst. První vývěrový blok Sl je v režimu vysílání propojen svým prvním až k-tým výstupním adresovacím výstupem Sl.Al až Sl.Ak s prvním ' 2 2 2 7 9 9 aŽ k-tým vstupem J1.A1 až JI.Ak prvního dekódovacího bloku JI.The basic addressing of the whole system is performed in control block S3. If this block is correctly addressed, t * j. if the transmitted combination on the addressing outputs S1.A1 to S1.Ak, S1.B1 to S1.Bk passes the respective evaluation circuits in the control block S3, does it occur via the fifth output S3..V? of this block to release the first selection block S1 and the second selection block S2. In these blocks, the external input signals are evaluated so that in the case of the transmit mode, the input signals are stored by the respective flip-flops in the áž block until the next reading, respectively. evaluation of tested sites. The first pump block S1 is in transmission mode interconnected by its first to k-th output addressing output S1. A1 to S1.k.k with the first 2 2 2 7 9 9 to k-th input J1.A1 to J1. .

V režimu vyhodnocovacím, t^j. v případě Čtení logických stavů na testovaných místech,je signálově propojen první výběrový blok Sl svým prvním až k-tým vstupním adresovacím výstupemIn the evaluation mode, i. in the case of reading logical states at the tested locations, the first selection block S1 is signal-coupled with its first up to the th input addressing output

Sl .Bl až Sl.Bk s prvním až k-tým vstupem J2.G1 až J2.Gk druhého dekódovacího bloku J2. Obdobným způsobem je druhý výběrový blok S2 propojen s logickým blokem J3. V případě vysílacího režimu dochází k součinnosti prvního dekódovacího bloku JI a prvního až k-tého výstupního adresovacího výstupu JXA1 až J3.Ak.B1 to B1.Bk with the first to k-th input J2.G1 to J2.Gk of the second decoding block J2. In a similar manner, the second selection block S2 is connected to the logic block J3. In the transmit mode, the first decoding block J1 and the first to k-th output addressing outputs JXA1 to J3.Ak co-operate.

V prvním až x-tém výstupním bloku Nl až Nx dochází k demultiplexování těchto signálů a k aktivaci vybraného výstupu. Po uskutečnění této aktivace je prováděna|vlastní kontrola a vyhodnocení vnějšího propojení všech vnějších výstupů výstupních bloků Nl až Jgc, které Je programově řízeno vnějším systémem. V režimu vyhodnocování dochází přes první až k-tý vstupní adresovací výstup S1.B1 až Sl.Bk prvního výběrového bloku Sl, druhý dekódovací blok J2 a první až k-tý vstupní adresovací výstup J3.B1 ažIn the first to x-th output blocks N1 to Nx, these signals are demultiplexed and the selected output is activated. After this activation, the external interconnection of all external outputs of the output blocks N1 to Jgc, which is programmatically controlled by the external system, is carried out and evaluated. In the evaluation mode, the first selection block S1, the second decoding block J2, and the first to the kth input addressing output J3.B1 to S.B.

J3.Bk k neadresování vybraného vnějšího vstupu/výstupu prvníhe až x-tého výstupního bloku Nl až Nx, kde je vyhodnocena logická úroveň příslušného vstupu a po zpracování v logickém bloku J3 Je tento stav přes vnější výstup S3.V řídícího bloku S3 vyslán k programovému zpracování v návazném vnějším systému. Takto jsou postupně vyhodnoceny všechny vnější výstupy prvního až x-tého výstupního bloku Nl až Nx.J3.Bk for not addressing the selected external input / output of the first to xth output blocks N1 to Nx, where the logical level of the respective input is evaluated and after processing in the logical block J3 This state is sent to the program block via the external output S3. processing in the related external system. In this way, all external outputs of the first to x-th output blocks N1 to Nx are successively evaluated.

Zapojení dle vynálezu umožňuje výhodný způsob vyhodnocování a testování logických struktur z důvodu zmenšení rozsahu propojení takovéhoto systému s vnějším řídícím systémem. Jeho využití je předpokládáno zejména ve spojení s mikropočítačovými systémy, resp. s programově řízenými testovacími automaty.The circuitry of the invention allows a convenient method of evaluating and testing logic structures to reduce the extent of interconnection of such a system with an external control system. Its use is expected especially in connection with microcomputer systems, respectively. with program-controlled testing machines.

Claims

The object of the invention

222 799

A circuit for evaluating the electrical interconnection of a finite logic structure of control automatics, consisting of two selection blocks, a control block, two decoding blocks, a logic block and output blocks, characterized in that the first selection block (S1) is provided with a first to k-th external input (Sl.l to Sl.k), it is connected with its first to k-th output addressing output (Sl.A1 to Sl.Ak) to the first to k-input (J1.A1 to J1.kk) of the first decoding block (.JI), which is connected to the first inputs (N1.G to Nx.G) of the first to x-th output block (N1 to Nx) by the first to x-th output (J1.Cl to J1.Cx), while the first to k-th input addressing output (S1.B1 to S1.Bk) of the first selection block (S1) is coupled to the first to k-th input (J2.B1 to J2.Bk) of the second decoding block (J2), the first up to xth output (J2.D1 to J2.1) x) is connected to the second inputs (Nl.S to Nx.S) of the first to of the x-th output block (N1 to Nx), the second selection block (S2) having a first to k-th external input (S2.1 to S2.k) is its first to k-th output addressing output (S2) S2.C1 to S2.Ck) coupled to the first to k-th output addressing input (J1.C1 to J3.Ck) of the logic block (J3), the first to k-th input addressing output (S2.D1 to S2). Dk) of the second selection block (S2) It is coupled to the first to k-th input addressing input (J3.D1 to J3.Dk) of the logic block (J1), whose first to k-th output addressing output (J3.A1 to J1). Ak) is coupled to the first to k-th output addressing input (N1.A1 to Nl.Ak) of the first output block (NI) to the first to k-th output addressing input (Nx.Al to Nx.Ak) of the x-th output block (Nx), wherein the outputs (N1.W to Nx.W) of the first to x-th output block (N1 to Nx) are coupled to the first to x-th state input em (J1.W1 to J3.Wx) of a logic block (J3) whose first to k-th input addressing output (J3.B1 to J3.Bk) is coupled to the first to k-th input addressing input (N1). B1 to N1.Bk) of the first output block (NI) to the first to kth input addressing input (Nx.B1 to Nx.Bk) of the xth output block (Nx), wherein the first to xth output block (NI to Nx) is provided with a first to n-th external output (Nl.al to Nl.an) to (Nx.al to Nx.en) of the first group of outputs and a first to n-th external output (Nl.bl to NI.δη) 222 799 of the second group of outputs, while the control block (S3), which is provided with an external output (S3.V), the first to sixth external inputs (S3.1 to S3.6) and the first to mth external by addressing input (S3.A1 and S3.Am) and then by the first to m-th negative addressing input (S3.B1 to S3.Bm), it is connected with its first output (S3.VI) to the release input (J1.1) of the first decoding block control block (S3), its second output (S3.V2) is connected to the release input (J2.1) of the second decoding block (J2), and its third output (S3.V3) is the control block (S3) ) is connected to the first input (J3.1) of the logic block (J3) and its fourth output (S3.V4) is connected to the second input (J3.2) of the logic block (J3), whose state output (J3.S) is connected with the input (S3.S) of the control block (S3), the fifth output (S3.V5) of which is coupled both to the input (S2.V) of the second selection block (S2) and to the input (Sl.V) of the first selection block ( Sl).