CS216375B1

CS216375B1 - Memory control wiring

Info

Publication number: CS216375B1
Application number: CS511880A
Authority: CS
Inventors: Jiri Smisek
Original assignee: Jiri Smisek
Priority date: 1980-07-18
Filing date: 1980-07-18
Publication date: 1982-10-29

Abstract

Vynález ae týká oboru samočinné počítače - operační parnět. Zapojení řeší možnost hardwareového vyřa zení paměti z činnosti. Řešení sa dosahuje spojením blokovacího vstupu paměti s blokovacím vstupem adree- ního dekodéru paměti, jehož výstup řídí čtení a zápis do paměťových modulů. Pro pojením ovládacího prvku servisního pa nelu a blokovacím vstupem paměti může operátor ovládat pamět a v případě potře by ji vyřadit z činnosti. Možnost použití je pouze v uvedeném oboru.The invention relates to the field of automatic computers - operating systems. The connection solves the possibility of hardware deactivation of memory. The solution is achieved by connecting the blocking input of the memory with the blocking input of the address decoder of the memory, the output of which controls reading and writing to memory modules. By connecting the control element of the service panel and the blocking input of the memory, the operator can control the memory and, if necessary, deactivate it. The possibility of use is only in the specified field.

Description

Vynález řeší zapojení, které řeší ovládání operační paměti, zejména její vyřazení z činnosti při zachování obsahu*The invention solves the connection which solves the control of the operating memory, especially its decommissioning while preserving the content *

Nedílnou součástí samočinného počítače je operační paměť. Může být řešena buď jako společná pro data a pro instrukce* nebo jako různě realizované části, z niohž v permanentní části je uložen program a v přeplsovatelné části jsou uložena data* Součásti paměti programu bývá i nahrávací program. V praxi existuji případy, kdy je třeba celou paměť vyřadit z funkce zápisu nebo čteni například při testováni procesoru nebo při ladění programu popřípadě při oživování. Uvažujme řídicí systém se společnou asynchronní sběrnicí, na kterou jsou paralelně připojeny procesor, společná operační paměť včetně nahrávacího programu a jednotlivá přídavná zařízení. Dále je na tuto sběrnici připojen ovládací panel. Celá zařízení pracuje bez operačního systému.An integral part of the automatic computer is the operating memory. It can be solved either as common for data and for instructions * or as variously realized parts, from which the permanent part stores the program and the rewritable part stores the data. In practice, there are cases where it is necessary to exclude the entire memory from the write or read function, for example when testing the processor or when debugging a program or during recovery. Consider a control system with a common asynchronous bus to which a processor, a common memory, including a recording program, and individual peripherals are connected in parallel. A control panel is also connected to this bus. Whole devices work without an operating system.

Nevýhoda dosud známých zapojení uvažovaného typu spočívá v tom, že není možná z ovládacího panelu zablokovat v paměti signál odpovědi, operaci čtení nebo operaci zápis.A disadvantage of the prior art wiring of the type considered is that it is not possible to block a response signal, a read operation or a write operation from the control panel.

Tuto nevýhodu odstraňuje zapojení pro ovládání paměti s adresním dekodérem, s paměťovým modulem a s ovládacím panelem podle vynálezu, jehož podstatou je, že blokovací vstup paměti je spojen s blokovacím vstupem adresního dekodéru, jehož výstup je zapojen na hradlovaoí vstup generátoru vstupního synchronizačního signálu, jehož blokovací výstup je spojen s hradlovacím vstupem zápisového generátoru as hradlovacím vstupem čtecího generátoru. Zapojení ovládací paměti může být taká upraveno tak, že blokovací vstup paměti je dále spojen s výstupem ovládacího panelu, přičemž výstup ovládacího panelu je dále spojen s výstupem ovládacího prvku. Je taká možná úprava, že blokovací vstup panšti je dála spojen buď s prvním výstupem procesoru, nebo přes prvý vstup procesoru je spojen s výstupem odpojitelného ovládacího panelu.This disadvantage is overcome by a memory control circuit with an address decoder, a memory module and a control panel according to the invention, which is based on the blocking input of the memory being connected to the blocking input of the address decoder whose output is connected to the gate input of the input sync signal generator the output is connected to the gating input of the write generator and to the gating input of the read generator. The control memory wiring may also be arranged such that the blocking memory input is further coupled to the output of the control panel, wherein the control panel output is further coupled to the output of the control element. It is possible that the latch blocking input is further coupled to either the first processor output or is coupled to the removable control panel output via the first processor input.

Výhodou uvedeného zapojení je možnost při spojení výstupu ovládacího panelu s blokovacím vstupem panšti vyřadit celou paměť z funkce čtení a zápisu pomocí ovládacího prvku na ovládacím panelu. Potom je možná provádět eventuální výměnu například desek procesoru, Při odpojení ovládaoího panelu od systému je adresní dekodér odblokován a pamět je ve funkoi s neporušeným obsahem.The advantage of this connection is that when the control panel output is coupled to the padlock input, the entire memory can be removed from the read / write function using the control panel control. If the control board is disconnected from the system, the address decoder is unlocked and the memory is in a funcoi with intact content.

Jedno z možných provedení vynálezu je znázorněno na výkresech, kde obr. la znázorňuje přímá spojení ovládacího prvku s pamětí a obr. lb znázorňuje spojení ovládaoího panelu s pamětí prostřednictvím procesoru.One possible embodiment of the invention is shown in the drawings, wherein Fig. 1a shows the direct connection of the control element to the memory and Fig. 1b shows the connection of the control panel to the memory by means of a processor.

Na obr. la je zapojení podle bodu 1 a 2 předmětu vynálezu, kde výstupní synchronizační linka X je spojena se vstupem 131 generátoru 13 vstupního synchronizačního signálu, s druhým výstupem 72 procesoru χ a se čtvrtou svorkou 54 ovládacího panelu X* Vstupní synchronizační linka 2 je spojena a výstupem 132 generátoru 13 vstupního synchronizačního signálu, s druhým vstupem 73 procesoru X a se třetí svorkou 53 ovládacího panelu £,· Datová sběrnice X je spojena a výstupem 100 datového vysílače 10. se vstupem 111 paměťového modulu XX, e datovou svorkou 75 procesoru X a a druhou svorkou 52 ovládacího panelu §,· Adresní sběrnice £ je spojena a -adresním vstupem 91 adresního dekodéru 2, e třetím výstupem X£ procesoru X a s první svorkou 50 ovládaoího panelu 2· Výstup 60 ovládaoího prvkuFig. 1a shows the circuit according to items 1 and 2, wherein the output sync line X is coupled to the input 131 of the input sync signal generator 13, the second output 72 of the processor χ, and the fourth terminal 54 of the control panel X. connected to and output 132 of the input sync signal generator 13, to the second input 73 of processor X and to the third terminal 53 of the control panel 6. The data bus X is coupled and output 100 of data transmitter 10 to input 111 of memory module XX; The address bus 8 is connected to the address input 91 of the address decoder 2 by the third output X of the processor X and the first terminal 50 of the control panel 2 to the output 60 of the control element.

216 375 je spojen β výstupe· 51 ovládacího panelu který je dále spojen β blokovacím vstupem paměti 8, Blokovací vstup 80 je spojen přes odpor 16 s kladnou svorkou zdroje napájecí ho napětí-a dále je spojen s blokovacím vstupem 90 adresního dekodéru 2» jehož výstup 22. je spojen s hradlovacím vetupem 130 generátoru 3,3 vetupního synchronizačního signálu. Blokovací výstup 133 generátoru 13 vstupního synchronizačního signálu je spojen s hradlovacím vstupem 152 zápisového generátoru 15 a hradlovacím vstupem 142 čtecího generátoru 2i· Výstup 140 étesíhe generátoru 14 ie spojen s hradlovacím vstupem 102 datového vysílá·· 12* jehož datový vstup 121 je epojen s datovým výstupem 110 paměťsvéh· modulu 22» na jehož zápisový vstup 112 je zapojen výstup 150 zápisového generátoru 15.216 375 is connected to the β output · 51 of the control panel, which is further connected to the β blocking input of memory 8, the blocking input 80 is connected via a resistor 16 to the positive terminal of the power supply. 22 is coupled to the gate gate 130 of the inlet sync signal generator 3.3. The blocking output 133 of the input synchronization signal generator 13 is coupled to the gating input 152 of the write generator 15 and the gating input 142 of the reader generator 2i. the output 110 of memory module 22, to whose write input 112 the output 150 of the write generator 15 is connected.

Na obrázku lb je modifikace předchozího zapojení, kde pamět 8 a ovládací panel 2 mají stejnou vnitřní strukturu. Výstup 51 ovládacího panelu 2 je spojen s prvním vstupem 70 procesoru 7, jehož první výstup 71 je zapojen přes blokovací vstup 80 paměti 8 na blokovací vstup 90 adresního dekodéru 2«Fig. 1b shows a modification of the previous circuit where the memory 8 and the control panel 2 have the same internal structure. The output 51 of the control panel 2 is connected to the first input 70 of the processor 7, the first output 71 of which is connected via the blocking input 80 of the memory 8 to the blocking input 90 of the address decoder 2 '.

Funkce zapojení podle obr, la je následující: V normálním provozu je na blokovacím vstupu 80 paměti 8 horní hladina signálu, která přee blokovací vstup 90 odblokuje funkci adresního dekodéru 2· 7ato hladina se zde objeví ve dvou případech, a to jednak zrušením spojením výstupu 51 e blokovacím vstupem 80, jednak nastavením neaktivního stavu ovládacího prvku 6. V takové situaci adresa vyslaná na adresní sběrnici £ se dekóduje v adresním dekodéru 2· a jestliže odpovídá hodnota adresy rozsahu adres paměťového modulu 22, nastaví se na hradlovacím vstupu 130 horní úroveň signálu. Po příchodu výstupního synchronizačního signálu na vstup 131 se generuje vstupní synchronizační signál z výstupu 222 a čtecí generátor 14 i zápisový generátor 15 jeou odblokovány. Pokud probíhá zápis, je aktivní signál na vetupu 151 zápisového generátoru 15 propuštěn na zápisový vstup 112 paměťového modulu 22* kam se zapíší na přijmutou adresu data z datového vstupu 111 vyslané na datovou sběrnici Pokud probíhá operace čtení, je aktivní signál na vstupu lil čtecího generátoru 14 propuštěn na hradlovací vstup 102 datového vysílače 22» který se otevře a vyšle data z výstupu 110 přes výstup 100 na datovou sběrnici 2· Tyto funkce jo možno potlačit aktivací ovládacího prvku 6, z jehož výstupu 60 se šíří spodní hladina signálu na blokovací vstup 90. kdo zablokuje funkci adresního dekodéru 2· Na jeho výstupu 92 se objeví spodní úroveň signálu, která se šíří na hradlovací vstup 130. kde blokuje signály na vstupu 131 generátoru 13 vstupního synchronizačního signálu. Paměť 8 pak nereaguje na signály na výstupní synchronzační lince 1 signálem na vstupní synchronizační lince 2 a data ani nezaznamenává ani je nevysílá.The connection function according to FIG. 1a is as follows: In normal operation, the blocking input 80 of the memory 8 has an upper signal level which, via blocking input 90, unblocks the function of the address decoder 2 · 7This level appears here in two cases. In this situation, the address transmitted on the address bus 6 is decoded in the address decoder 2, and if the address value of the address range of the memory module 22 corresponds to the gate input 130, the upper signal level is set. Upon arrival of the output sync signal at input 131, an input sync signal is generated from output 222 and both the reader generator 14 and the write generator 15 are unlocked. When writing is in progress, the active signal at the input 151 of the write generator 15 is passed to the write input 112 of the memory module 22 * to write to the received address data from the data input 111 sent to the data bus. 14 is released to the gating input 102 of the data transmitter 22, which opens and sends data from output 110 via output 100 to data bus 2. who disables the function of the address decoder 2 A lower level of the signal appears at its output 92, which spreads to the gate input 130 where it blocks the signals at the input 131 of the input sync signal generator 13. The memory 8 then does not respond to the signals on the output sync line 1 with the signal on the input sync line 2 and neither records nor transmits the data.

Funkce zapojení podle obr. lb je následující: Při normálním provozu je na výstupu 51 ovládacího panelu 2 neaktivní signál, který mění v procesoru svoji polaritu a z prvního výstupu 71 so dostává na blokovací vstup 80 paměti 8, kde neblokuje funkci paměti 8, protože v uvažovaném zapojení je adresní dekodér 2 ^ve funkci při spodní hladině blokovacího signálu. Stejný případ nastává při úplném odpojení ovládacího panelu 2 od systému. Po aktivaci ovládacího prvku £ ovládacího panelu 2 ^13e objeví na prvním vstupu JO procesoru 2 spodní hladina signálu, která se dostane v opnčné polaritě na blokovací vstup 80 paměti 8 a vyřadí ji z funkce. Zapojení platí i pro panšti, které umožňují pouze čte216 375 ní.The wiring function of FIG. 1b is as follows: In normal operation, the control panel output 2 outputs an inactive signal that changes its polarity in the processor and receives a blocking input 80 of memory 8 from the first output 71 so that it does not block memory 8 because involvement of the address decoder ² function when the lower surface of the locking signal. The same is the case when the control panel 2 is completely disconnected from the system. Upon activation of the control panel 8 of the control panel ^2e , at the first input 10 of the processor 2, a lower signal level is detected which, in polarity, returns to the blocking input 80 of the memory 8 and disables it. The wiring also applies to pans that only allow reading.

Možnost použití uvedeného zapojení je v eyetéaboh s popsaným způsobem spojení procesoru a pamětí, a kde je podobně řešen ovládaoí panel.The possibility of using said connection is in eyetéaboh with the described way of connecting processor and memory, and where the control panel is similarly designed.

Claims

A memory decoder, memory module and control panel wiring control system, characterized in that the blocking input (80) of the memory (8) is coupled to the blocking input (90) of the address decoder (9) whose output (92) it is connected to the gate input (130) of the input synchronization signal generator (13), whose blocking output (133) is connected to the gate input (152) of the write generator (15) and to the gate input (142) of the read generator (14).

The memory control circuit as set forth in claim 1, characterized in that the blocking access (80) of the memory (8) is further connected to the output (51) of the control panel (5), wherein the output (51) of the control panel (5) is further connected to the output (60) of the control element (6).

The memory control circuit according to claim 1, wherein the blocking vetup (80) of the memory 18 is further coupled to either the first output (71) of the processor (7) or wherein the first input (70) of the processor (7) is connected to output (51) of detachable control panel (5)