CS216375B1 - Zapojení pro ovládání paměti - Google Patents

Abstract

Vynález ae týká oboru samočinné počítače - operační parnět. Zapojení řeší možnost hardwareového vyřa ­ zení paměti z činnosti. Řešení sa dosahuje spojením blokovacího vstupu paměti s blokovacím vstupem adree- ního dekodéru paměti, jehož výstup řídí čtení a zápis do paměťových modulů. Pro ­ pojením ovládacího prvku servisního pa ­ nelu a blokovacím vstupem paměti může operátor ovládat pamět a v případě potře ­ by ji vyřadit z činnosti. Možnost použití je pouze v uvedeném oboru.

Description

Vynález řeší zapojení, které řeší ovládání operační paměti, zejména její vyřazení z činnosti při zachování obsahu*

Nedílnou součástí samočinného počítače je operační paměť. Může být řešena buď jako společná pro data a pro instrukce* nebo jako různě realizované části, z niohž v permanentní části je uložen program a v přeplsovatelné části jsou uložena data* Součásti paměti programu bývá i nahrávací program. V praxi existuji případy, kdy je třeba celou paměť vyřadit z funkce zápisu nebo čteni například při testováni procesoru nebo při ladění programu popřípadě při oživování. Uvažujme řídicí systém se společnou asynchronní sběrnicí, na kterou jsou paralelně připojeny procesor, společná operační paměť včetně nahrávacího programu a jednotlivá přídavná zařízení. Dále je na tuto sběrnici připojen ovládací panel. Celá zařízení pracuje bez operačního systému.

Nevýhoda dosud známých zapojení uvažovaného typu spočívá v tom, že není možná z ovládacího panelu zablokovat v paměti signál odpovědi, operaci čtení nebo operaci zápis.

Tuto nevýhodu odstraňuje zapojení pro ovládání paměti s adresním dekodérem, s paměťovým modulem a s ovládacím panelem podle vynálezu, jehož podstatou je, že blokovací vstup paměti je spojen s blokovacím vstupem adresního dekodéru, jehož výstup je zapojen na hradlovaoí vstup generátoru vstupního synchronizačního signálu, jehož blokovací výstup je spojen s hradlovacím vstupem zápisového generátoru as hradlovacím vstupem čtecího generátoru. Zapojení ovládací paměti může být taká upraveno tak, že blokovací vstup paměti je dále spojen s výstupem ovládacího panelu, přičemž výstup ovládacího panelu je dále spojen s výstupem ovládacího prvku. Je taká možná úprava, že blokovací vstup panšti je dála spojen buď s prvním výstupem procesoru, nebo přes prvý vstup procesoru je spojen s výstupem odpojitelného ovládacího panelu.

Výhodou uvedeného zapojení je možnost při spojení výstupu ovládacího panelu s blokovacím vstupem panšti vyřadit celou paměť z funkce čtení a zápisu pomocí ovládacího prvku na ovládacím panelu. Potom je možná provádět eventuální výměnu například desek procesoru, Při odpojení ovládaoího panelu od systému je adresní dekodér odblokován a pamět je ve funkoi s neporušeným obsahem.

Jedno z možných provedení vynálezu je znázorněno na výkresech, kde obr. la znázorňuje přímá spojení ovládacího prvku s pamětí a obr. lb znázorňuje spojení ovládaoího panelu s pamětí prostřednictvím procesoru.

Na obr. la je zapojení podle bodu 1 a 2 předmětu vynálezu, kde výstupní synchronizační linka X je spojena se vstupem 131 generátoru 13 vstupního synchronizačního signálu, s druhým výstupem 72 procesoru χ a se čtvrtou svorkou 54 ovládacího panelu X* Vstupní synchronizační linka 2 je spojena a výstupem 132 generátoru 13 vstupního synchronizačního signálu, s druhým vstupem 73 procesoru X a se třetí svorkou 53 ovládacího panelu £,· Datová sběrnice X je spojena a výstupem 100 datového vysílače 10. se vstupem 111 paměťového modulu XX, e datovou svorkou 75 procesoru X a a druhou svorkou 52 ovládacího panelu §,· Adresní sběrnice £ je spojena a -adresním vstupem 91 adresního dekodéru 2, e třetím výstupem X£ procesoru X a s první svorkou 50 ovládaoího panelu 2· Výstup 60 ovládaoího prvku

216 375 je spojen β výstupe· 51 ovládacího panelu který je dále spojen β blokovacím vstupem paměti 8, Blokovací vstup 80 je spojen přes odpor 16 s kladnou svorkou zdroje napájecí ho napětí-a dále je spojen s blokovacím vstupem 90 adresního dekodéru 2» jehož výstup 22. je spojen s hradlovacím vetupem 130 generátoru 3,3 vetupního synchronizačního signálu. Blokovací výstup 133 generátoru 13 vstupního synchronizačního signálu je spojen s hradlovacím vstupem 152 zápisového generátoru 15 a hradlovacím vstupem 142 čtecího generátoru 2i· Výstup 140 étesíhe generátoru 14 ie spojen s hradlovacím vstupem 102 datového vysílá·· 12* jehož datový vstup 121 je epojen s datovým výstupem 110 paměťsvéh· modulu 22» na jehož zápisový vstup 112 je zapojen výstup 150 zápisového generátoru 15.

Na obrázku lb je modifikace předchozího zapojení, kde pamět 8 a ovládací panel 2 mají stejnou vnitřní strukturu. Výstup 51 ovládacího panelu 2 je spojen s prvním vstupem 70 procesoru 7, jehož první výstup 71 je zapojen přes blokovací vstup 80 paměti 8 na blokovací vstup 90 adresního dekodéru 2«

Funkce zapojení podle obr, la je následující: V normálním provozu je na blokovacím vstupu 80 paměti 8 horní hladina signálu, která přee blokovací vstup 90 odblokuje funkci adresního dekodéru 2· 7ato hladina se zde objeví ve dvou případech, a to jednak zrušením spojením výstupu 51 e blokovacím vstupem 80, jednak nastavením neaktivního stavu ovládacího prvku 6. V takové situaci adresa vyslaná na adresní sběrnici £ se dekóduje v adresním dekodéru 2· a jestliže odpovídá hodnota adresy rozsahu adres paměťového modulu 22, nastaví se na hradlovacím vstupu 130 horní úroveň signálu. Po příchodu výstupního synchronizačního signálu na vstup 131 se generuje vstupní synchronizační signál z výstupu 222 a čtecí generátor 14 i zápisový generátor 15 jeou odblokovány. Pokud probíhá zápis, je aktivní signál na vetupu 151 zápisového generátoru 15 propuštěn na zápisový vstup 112 paměťového modulu 22* kam se zapíší na přijmutou adresu data z datového vstupu 111 vyslané na datovou sběrnici Pokud probíhá operace čtení, je aktivní signál na vstupu lil čtecího generátoru 14 propuštěn na hradlovací vstup 102 datového vysílače 22» který se otevře a vyšle data z výstupu 110 přes výstup 100 na datovou sběrnici 2· Tyto funkce jo možno potlačit aktivací ovládacího prvku 6, z jehož výstupu 60 se šíří spodní hladina signálu na blokovací vstup 90. kdo zablokuje funkci adresního dekodéru 2· Na jeho výstupu 92 se objeví spodní úroveň signálu, která se šíří na hradlovací vstup 130. kde blokuje signály na vstupu 131 generátoru 13 vstupního synchronizačního signálu. Paměť 8 pak nereaguje na signály na výstupní synchronzační lince 1 signálem na vstupní synchronizační lince 2 a data ani nezaznamenává ani je nevysílá.

Funkce zapojení podle obr. lb je následující: Při normálním provozu je na výstupu 51 ovládacího panelu 2 neaktivní signál, který mění v procesoru svoji polaritu a z prvního výstupu 71 so dostává na blokovací vstup 80 paměti 8, kde neblokuje funkci paměti 8, protože v uvažovaném zapojení je adresní dekodér 2 ^ve funkci při spodní hladině blokovacího signálu. Stejný případ nastává při úplném odpojení ovládacího panelu 2 od systému. Po aktivaci ovládacího prvku £ ovládacího panelu 2 ^13e objeví na prvním vstupu JO procesoru 2 spodní hladina signálu, která se dostane v opnčné polaritě na blokovací vstup 80 paměti 8 a vyřadí ji z funkce. Zapojení platí i pro panšti, které umožňují pouze čte216 375 ní.

Možnost použití uvedeného zapojení je v eyetéaboh s popsaným způsobem spojení procesoru a pamětí, a kde je podobně řešen ovládaoí panel.

Claims (3)

1. Zapojení pro ovládání paměti s adrssním dekodérem, s pamětovým modulem a a ovládacím panelem, vyznačujíeí ss tím, žs blokovací vstup (80) paměti (8) je spojen s blokovacím vstupem (90) adresního dekodéru (9), jehož výstup (92) je zapojen na hradlovaoí vstup (130) generátoru (13) vstupního synchronizačního signálu, jehož blokovaoí výstup (133) je spojen hradlovaoím vstupem (152) zápisového generátoru (15) a s hradlovaoím vstupem (142) čtecího generátoru (14).

2. Zapojení pro ovládání paměti podle bodu 1, vyznačující ee tím, že blokovaoí vetup (80) paměti (8) je dále spojen e výstupem (51) ovládacího panelu (5), přičemž výstup (51) ovládacího panelu (5) je dále spojen s výstupem (60) ovládaoího prvku (6).

3. Zapojení pro ovládání paměti podle hodu 1, vyznačující se tím, že blokovaoí vetup (80) paměti l8) je dále spojen buď e prvním výstupem (71) prooesoru (7), nebo přee prvý vstup (70) prooesoru (7) je epojen s výstupem (51) odpojitelného ovládacího panelu (5)