CS211338B1

CS211338B1 - Zapojení pro testování procesoru

Info

Publication number: CS211338B1
Application number: CS670680A
Authority: CS
Inventors: Jiri Smisek
Original assignee: Jiri Smisek
Priority date: 1980-10-03
Filing date: 1980-10-03
Publication date: 1982-02-26

Abstract

Vynález se týká oboru samočinného počítaSe-diagnostike. Zapojeni řeší zvýšení stupně diagnostického rozlišení při použití metody programové diagnostiky. Řešení se dosahuje použitím druhého procesoru jako etalonu, který je synchronizován s testovaným procesorem, plni stejný testovací program a adresy jednotlivých instrukcí jsou srovnávány v reálném čase blokem koincidence. Možnost použití je pouze v uvedeném oboru. Daný vynález je charakterizován nej-, lépe prvním bodem předmětu, kterému odpovídá i přiložený obr. ,.

Description

Předmětem vynálezu je zapojeni, které řeží kontrolu správnosti prováděni jednotlivých instrukci v procesoru malého počítače komparační metodou.

V praxi existují různá způsoby testování procesorů. V zásadě je lze roztřídit do tří hlavních skupin, a to na diagnostiku programovou, mikroprogramovou a hardwareovou. Uvažujeme-li systém malého počítače s pevně stanoveným operačním kódem, použití mikrodiagnostiky odpadá. Programová diagnostika je zpravidla řeěena tak, že testovaný procesor zpracovává jednotlivé instrukce testovacího programu, jehož struktura vychází z principu bootstrapu a vyhodnocení správnosti operace provádí procesor sám pomocí již otestovaných instrukcí. Hardwareovou diagnostiku lze například provádět metodou srovnání odezev testovaného procesoru malého počítače s etalonem v reálném čase. Nevýhody dosud používaných zapojení uvedeného typu jsou následující: U programové diagnostiky je stupeň diagnostického rozlišení poruchy pouze na skupinu instrukcí. V případě srovnávací metody je použit pro testováni buá aplikační program nebo program aktivizující funkční bloky procesoru, což ovšem ubírá testu na obecnosti.

Spojení pozitivních vlastností programové a hardwareové diagnostiky řeší zapojení pro testováni procesoru podle vynálezu, jehož podstatou je, že první vstup prvního hradla je spojen s první vstupní synchronizační linkou, druhý vstup prvního hradla je spojen s druhou vstupní synchronizační linkou, třetí vstup prvního hradla je spojen s výstupem bloku koincidence, jehož první vstup je spojen s první adresní sběrnicí, jehož druhý vstup je spojen s druhou adresní sběrnici a jehož třetí vstup je spojen s výstupem druhého hradla, přičemž první vstup druhého hradla je spojen s první výstupní synchronizační linkou, druhý vstup druhého hradla je spojen s druhou výstupní synchronizační linkou, první výstup prvního hradla je spojen s blokovacím vstupem prvního procesoru a druhý výstup prvního hradla je spojen s blokovacím vstupem druhého procesoru.

Výhodou, tohoto zapojení je možnost v průběhu testovacího programu, kdy jeden z procesorů testuje sám sebe a druhý je etalonem, zjistit přesně adresu instrukce, při níž nastala porucha. Přitom je zachována úplnost testu dána strukturou testovacího programu. Detailnější diagnostickou informaci lze pak získat přečtením a porovnáním obsahů zápisníkových registrů a registru podmínkového kódu u obou procesorů, viz druhý bod předmětu vynálezu.

Z těchto údajú, ze znalosti struktury procesoru a testovacího programu je možné sestavit lokalizační manuál, podle něhož obsluha určí vadný obvod.

Na obr. 1 je zapojení podle vynálezu, kde je uvedeno vzájemné propojení jednotlivých bloků společně s jejich označením.

První vstupní synchronizační linka 1 je spojena se synchronizačním vstupem ,36 prvního procesoru 13 se synchronizačním výstupem 163 první paměti 16 a s prvním vstupem 100 prvního hradla 10, jehož druhý vstup 101 je spojen s druhou vstupní synchronizační linkou 2, která je dále spojena se synchronizačním vstupem 146 druhého procesoru 14 a se synchronizačním výstupem 173 druhé paměti 12. První výstupní synchronizační linka 1 je spojena se synchronizačním vstupem 162 první paměti 16, se synchronizačním výstupem 133 prvního procesoru 13 a s prvním vstupem 90 druhého hradla 2·

Druhá výstupní synchronizační linka £ je spojena se synchronizačním vstupem 172 druhé paměti 12, se synchronizačním výstupem 143 druhého procesoru 14 a s druhým vstupem 91 druhého hradla 2· První adresní sběrnice £ je spojena s adresním vstupem 161 první paměti 16. s adresní svorkou 123 prvního servisního panelu 12. s adresním výstupem 134 prvního procesoru 11 a s prvním vstupem ) 10 bloku koincidence 1.1. Druhá adresní sběrnice 2 3® spojena s adresním vstupem IZl^druhé paměti 12, s adresní svorkou 153 druhého servisního panelu 15. s adresním výstupem 144 druhého procesoru 14 a s druhým vstupem 111 bloku koincidence 11.

Výstup 92 druhého hradla 2 je spojen se třetím vstupem 112 bloku koincidence H, jehož výstup Hl je spojen se třetím vstupem 102 prvního hradla 10, jehož první výstup - IQ) je spojen s blokovacím vstupem 130 prvního procesoru J_£ a jehož druhý výstup 104 je spojen s blokovacím vstupem 140 druhého procesoru 14. První výstup 120 prvního servisního panelu 12 je spojen s prvním ovládacím vstupem 131 prvního procesoru 1£. jehož druhý ovládací vstup 1£2 je spojen s druhým výstupem 121 prvního servisního panelu 12·

První výstup 150 druhého servisního panelu 15 je spojen s prvním ovládacím vstupem 141 druhého procesoru 14. jehož druhý ovládací vstup 142 ,je spojen s druhým výstupem 151 druhého servisního panelu 15.První datová sběrnice £ je spojena s datovou svorkou 122 prvního servisního panelu 12» ⁸ datovou svorkou 135 prvního procesoru 13 a s datovou svorkou 160' první paměti 16. Druhá datová sběrnice £ je spojena s datovou svorkou 152 druhého servisního panelu 1£, s datovou'svorkou 145 druhého procesoru 14 a s datovou svorkou .70 druhé paměti 17.

Funkce zapojení je následující: V první paměti 16 a v druhé paměti 17 je uložen stejný testovací program, který je sestaven na principu bootstrapu a zajištuje úplný test instrukčního souboru daného procesoru. Po odstartování prvního procesoru 13. který zvolíme za normál, je adresovaná první instrukce testovacího programu v první paměti 16. Platnost adresy udává signál vysílaný ze synchronizačního výstupu 133 prvního procesoru 13. První paměí 16 vysílá jako odpověď signál na synchronizačním výstupu 163 a instrukci posílá z datové svorky 160.

První hradlo 10 je zablokované přes blok koincidence 11 neaktivním signálem z výstupu 92 druhého hradla £. Z tohoto d&vodu se vysílá hradlovací signál na blokovací vstup 130 prvního procesoru 13 a v tomto stavu se proces zastaví. Odstartujeme-li testovaný druhý procesor 14. dojde v bezporuchovém případě k adresaci stejné instrukce testu v druhá paměti 1£. Adresy jsou vysílány v předstihu před synchronizačními signály, a proto přítomnost aktivních signálů na prvním vstupu ££, na druhém vstupu 91 druhého hradla £,na prvním vstupu 100 a na druhém vstupu 101 prvního hradla 10 se projeví odblokováním prvního hradla 12 signálem na třetím vstupu 102.

Signály odpovědi se propustí ze synchronizačních vstupů 136 a 146 a první procesor 13 i druhý procesor 14 adresují další instrukci testovacího programu. Tento děj se opakuje až do okamžiku, kdy se adresy neshodují tj. v testovacím programu se dospělo k instrukci, kterou testovaný procesor vykoná chybně a následující testovací instrukce vede na jiné pokračování v programu než u správně fungujícího procesoru. Testovací proces se zastaví, protoža je první hradlo 10 zablokované neaktivním signálem, na třetím vstupu 102.

Na displeji druhého servisního panelu 15 lze přečíst poslední adresu instrukce před odskokem tj. adresu chybně provedené instrukce. Nyní může obsluha po manuálním zablokování první paměti 16 a druhé paměti 17 signály na blokovacích vstupech 164 a 174 číst obsahy zápisníkových registrů na první datové sběrnici £ a na druhé datové sběrnici £ pomocí signálů na prvních ovládacích vstupech 131 a 141 u obou procesorů. Dále je možné pomocí aktivních signálů na druhých ovládacích vstupech 132 a 142 u obou procesorů vyvolat na datových sběrnicích £ a £ obsahy registru podmínkového kódu.

Metodu lze modifikovat zobrazením obsahu zápisníkových registrů na adresních sběrnicích £ a £. Lokalizační manuál je sestaven pro každou desku procesoru. Například při testu desky datové cesty vznikne chyba a výsledek je správný. Pak je vadný obvod vyhodnocení výsledku pro nastaveni registru podmínkového kódu. V případě chybného výsledku je z porovnání, vidět, které dráha datové cesty je vadné. Dále je možné testování doplnit komparací dat v bloku koincidence H spojením s datovými sběrnicemi £ a £.

Možnost použití uvedeného zapojeni je při detekci poruchy v mikroprocesoru, nebo při testování melého počítače s popsaným způsobem spojení na společné sběrnici a s vnitřní strukturou, která umožňuje přímé čtení obsahu zápisníkových registrů a registru podmínkového kódu.

Na obr. 2 je uvedeno zapojení, doplněné komparací dat a blokování vstupních synchronizačních signálů je zde provedeno pro případ, že procesor nemá blokovací vstup )30 respektive 140. První vstupní synchronizační linka £ je spájena a prvním vstupem 100 prvního hradla JJ. Druhá vstupní synchronizační linka £ je spojena s druhým vstupem 101 prvního hradla 10. První výstup 103 je spojen se synchronizačním vstupem 136 prvního procesoru 13 a druhý výstup JJ£ je spojen se synchronizačním vstupem 146 druhého procesoru 14. Třetí vstup 102 prvního hradla 10 je spojen s výstupem 113 bloku koincidence JJ, jehož čtvrtý vstup 114 je spojen s první datovou sběrnicí g a jehož pátý vstup 115 je spojen s druhou datovou sběrnicí £.

První datová sběrnice g je dále spojena s datovou svorkou 135 prvního procesoru JJ a druhá datová sběrnice § je dále spojena s datovou svorkou 145 druhého procesoru JJ. Funkce zapojení je následující: Při shodě dat na vstupech 114 e 115 je odblokované první hradlo 10 neaktivním signálem na třetím vstupu 102 a synchronizační signály na vstupech 100 a 101 se propustí na synchronizační vstupy 136 a 146. Při neshodě dat je první hradlo 10 zablokované aktivním signál,em na třetím vstupu 102.

Claims

1. Zapojení pro testování procesoru, které sestává z testovaného a z normálového procesoru a z pamětí testovacího programu vyznačující se tím, že první vstup (100) prvního hradla (10) je spojen s první vstupní synchronizační linkou (1), druhý vstup (101) prvního hradla (10) je spojen a druhou vstupní synchronizační linkou (2), třetí vstup (102) prvního hradla (10) je spojen s výstupem (113) bloku koincidence (11), jehož první vstup (110) je spojen s první adresní sběrnicí (6), jehož druhý vstup (111) je spojen s druhou adresní sběrnicí (7) a jehož třeti vstup (112) je spojen 8 výstupem (92) druhého hradla (9), přičemž první vstup (90) druhého hradla (9) je spojen s první výstupní synchronizační linkou (3) , druhý vstup (91) druhého hradla (9) je spojen s druhou výstupní synchronizační linkou (4) , první výstup (103) prvního hradle (10) je spojen s blokovacím vstupem (130) prvního procesoru (13) a druhý výstup (104) prvního hradla (10) je spojen s blokovacím vstupem (140) druhého procesoru (14).

2. Zapojení podle bodu 1 vyznačující se tím, že první ovládací vstup (131) prvního procesoru (13) je spojen s prvním výstupem (120) prvního servisního panelu (12), druhý ovládací vstup (132) prvního procesoru (13) je spojen s druhým výstupem (121) prvního servisního panelu (12), první ovládací vstup (141) druhého procesoru (14) je spojen a prvním výstu pem (150) druhého servisního panelu (15), jehož druhý výstup (151) je spojen s druhým ovládacím vstupem (142) druhého procesoru (14).

3. Zapojeni podle bodů 1 a 2 vyznačující se tím, že čtvrtý vstup (114) bloku koincidence (11) je spojen s první datovou sběrnicí (5), pátý vstup (115) bloku koincidence (11) je spojen s druhou datovou sběrnicí (8), první výstup (103) prvního hradla (10) je spojen se synchronizačním vstupem (136) prvního procesoru (13) a druhý výstup (104) prvního hradla (10) je spojen se synchronizačním vstupem (146) druhého procesoru (14).