CS211338B1

CS211338B1 - Engagement for processor testing

Info

Publication number: CS211338B1
Application number: CS670680A
Authority: CS
Inventors: Jiri Smisek
Original assignee: Jiri Smisek
Priority date: 1980-10-03
Filing date: 1980-10-03
Publication date: 1982-02-26

Abstract

Vynález se týká oboru samočinného počítaSe-diagnostike. Zapojeni řeší zvýšení stupně diagnostického rozlišení při použití metody programové diagnostiky. Řešení se dosahuje použitím druhého procesoru jako etalonu, který je synchronizován s testovaným procesorem, plni stejný testovací program a adresy jednotlivých instrukcí jsou srovnávány v reálném čase blokem koincidence. Možnost použití je pouze v uvedeném oboru. Daný vynález je charakterizován nej-, lépe prvním bodem předmětu, kterému odpovídá i přiložený obr. ,.The invention relates to the field of automatic computer diagnostics. The connection solves the problem of increasing the degree of diagnostic resolution when using the program diagnostics method. The solution is achieved by using a second processor as a standard, which is synchronized with the tested processor, runs the same test program and the addresses of individual instructions are compared in real time by a coincidence block. The possibility of use is only in the specified field. The given invention is characterized best by the first point of the subject matter, to which the attached figure also corresponds. ,.

Description

Předmětem vynálezu je zapojeni, které řeží kontrolu správnosti prováděni jednotlivých instrukci v procesoru malého počítače komparační metodou.The subject of the invention is a wiring which controls the correctness of execution of individual instructions in the processor of a small computer by a comparative method.

V praxi existují různá způsoby testování procesorů. V zásadě je lze roztřídit do tří hlavních skupin, a to na diagnostiku programovou, mikroprogramovou a hardwareovou. Uvažujeme-li systém malého počítače s pevně stanoveným operačním kódem, použití mikrodiagnostiky odpadá. Programová diagnostika je zpravidla řeěena tak, že testovaný procesor zpracovává jednotlivé instrukce testovacího programu, jehož struktura vychází z principu bootstrapu a vyhodnocení správnosti operace provádí procesor sám pomocí již otestovaných instrukcí. Hardwareovou diagnostiku lze například provádět metodou srovnání odezev testovaného procesoru malého počítače s etalonem v reálném čase. Nevýhody dosud používaných zapojení uvedeného typu jsou následující: U programové diagnostiky je stupeň diagnostického rozlišení poruchy pouze na skupinu instrukcí. V případě srovnávací metody je použit pro testováni buá aplikační program nebo program aktivizující funkční bloky procesoru, což ovšem ubírá testu na obecnosti.In practice, there are different ways to test processors. In principle, they can be categorized into three main groups, namely program, microprogram and hardware diagnostics. Considering a small computer system with a fixed operating code, microdiagnostics is no longer necessary. Program diagnostics is usually solved so that the tested processor processes individual instructions of the test program, whose structure is based on the principle of bootstrap and the evaluation of the correctness of the operation is performed by the processor itself using already tested instructions. For example, hardware diagnostics can be performed by comparing the responses of the test processor of a small computer to a standard in real time. The disadvantages of the type of wiring used so far are as follows: In program diagnostics, the degree of diagnostic resolution of the fault is only for a group of instructions. In the case of the comparative method, either the application program or the program activating the function blocks of the processor is used for testing, which in turn removes the generality test.

Spojení pozitivních vlastností programové a hardwareové diagnostiky řeší zapojení pro testováni procesoru podle vynálezu, jehož podstatou je, že první vstup prvního hradla je spojen s první vstupní synchronizační linkou, druhý vstup prvního hradla je spojen s druhou vstupní synchronizační linkou, třetí vstup prvního hradla je spojen s výstupem bloku koincidence, jehož první vstup je spojen s první adresní sběrnicí, jehož druhý vstup je spojen s druhou adresní sběrnici a jehož třetí vstup je spojen s výstupem druhého hradla, přičemž první vstup druhého hradla je spojen s první výstupní synchronizační linkou, druhý vstup druhého hradla je spojen s druhou výstupní synchronizační linkou, první výstup prvního hradla je spojen s blokovacím vstupem prvního procesoru a druhý výstup prvního hradla je spojen s blokovacím vstupem druhého procesoru.The connection of the positive features of the program and hardware diagnostics solves the circuit for testing the processor according to the invention, which is based on the first input of the first gate connected to the first input synchronization line, the second input of the first gate connected to the second input synchronization line. the output of a coincidence block, the first input of which is connected to the first address bus, the second input of which is connected to the second address bus, and the third of which is connected to the output of the second gate, the first input of the second gate is connected to the first output synchronization line; the second gate is coupled to the second output synchronization line, the first output of the first gate is coupled to the blocking input of the first processor, and the second output of the first gate is coupled to the blocking input of the second processor.

Výhodou, tohoto zapojení je možnost v průběhu testovacího programu, kdy jeden z procesorů testuje sám sebe a druhý je etalonem, zjistit přesně adresu instrukce, při níž nastala porucha. Přitom je zachována úplnost testu dána strukturou testovacího programu. Detailnější diagnostickou informaci lze pak získat přečtením a porovnáním obsahů zápisníkových registrů a registru podmínkového kódu u obou procesorů, viz druhý bod předmětu vynálezu.The advantage of this connection is the possibility, during a test program, when one of the processors is testing itself and the other is a standard, to determine exactly the address of the instruction at which the fault occurred. The completeness of the test is given by the structure of the test program. More detailed diagnostic information can then be obtained by reading and comparing the contents of the scratchpad registers and the condition code register of both processors, see the second point of the invention.

Z těchto údajú, ze znalosti struktury procesoru a testovacího programu je možné sestavit lokalizační manuál, podle něhož obsluha určí vadný obvod.From these data, knowledge of the processor structure and test program can be used to compile a localization manual to determine the faulty circuit.

Na obr. 1 je zapojení podle vynálezu, kde je uvedeno vzájemné propojení jednotlivých bloků společně s jejich označením.Fig. 1 shows a circuit according to the invention, where the interconnection of the individual blocks together with their designation is shown.

První vstupní synchronizační linka 1 je spojena se synchronizačním vstupem ,36 prvního procesoru 13 se synchronizačním výstupem 163 první paměti 16 a s prvním vstupem 100 prvního hradla 10, jehož druhý vstup 101 je spojen s druhou vstupní synchronizační linkou 2, která je dále spojena se synchronizačním vstupem 146 druhého procesoru 14 a se synchronizačním výstupem 173 druhé paměti 12. První výstupní synchronizační linka 1 je spojena se synchronizačním vstupem 162 první paměti 16, se synchronizačním výstupem 133 prvního procesoru 13 a s prvním vstupem 90 druhého hradla 2·The first input sync line 1 is connected to the synchronization input 36 of the first processor 13 with the sync output 163 of the first memory 16 and the first input 100 of the first gate 10, the second input 101 of which is connected to the second input sync line 2 which is further connected to the synchronization input. 146 of the second processor 14 and the synchronization output 173 of the second memory 12. The first output sync line 1 is connected to the synchronization input 162 of the first memory 16, the synchronization output 133 of the first processor 13, and the first input 90 of the second gate.

Druhá výstupní synchronizační linka £ je spojena se synchronizačním vstupem 172 druhé paměti 12, se synchronizačním výstupem 143 druhého procesoru 14 a s druhým vstupem 91 druhého hradla 2· První adresní sběrnice £ je spojena s adresním vstupem 161 první paměti 16. s adresní svorkou 123 prvního servisního panelu 12. s adresním výstupem 134 prvního procesoru 11 a s prvním vstupem ) 10 bloku koincidence 1.1. Druhá adresní sběrnice 2 3® spojena s adresním vstupem IZl^druhé paměti 12, s adresní svorkou 153 druhého servisního panelu 15. s adresním výstupem 144 druhého procesoru 14 a s druhým vstupem 111 bloku koincidence 11.The second output sync line 8 is connected to the sync input 172 of the second memory 12, the sync output 143 of the second processor 14, and the second input 91 of the second gate 2. The first address bus 6 is connected to the address input 161 of the first memory 16 with the address terminal 123 of the first service. a panel 12 with an address output 134 of the first processor 11 and a first input 10 of the coincidence block 1.1. The second address bus 23 is coupled to the address input 111 of the second memory 12, the address terminal 153 of the second service panel 15, the address output 144 of the second processor 14, and the second input 111 of the coincidence block 11.

Výstup 92 druhého hradla 2 je spojen se třetím vstupem 112 bloku koincidence H, jehož výstup Hl je spojen se třetím vstupem 102 prvního hradla 10, jehož první výstup - IQ) je spojen s blokovacím vstupem 130 prvního procesoru J_£ a jehož druhý výstup 104 je spojen s blokovacím vstupem 140 druhého procesoru 14. První výstup 120 prvního servisního panelu 12 je spojen s prvním ovládacím vstupem 131 prvního procesoru 1£. jehož druhý ovládací vstup 1£2 je spojen s druhým výstupem 121 prvního servisního panelu 12·The output 92 of the second gate 2 is connected to the third input 112 of the coincidence block H, whose output H1 is connected to the third input 102 of the first gate 10, the first output 10 of which is connected to the blocking input 130 of the first processor 10 and The first output 120 of the first service panel 12 is coupled to the first control input 131 of the first processor 16. whose second control input 12 is connected to the second output 121 of the first service panel 12;

První výstup 150 druhého servisního panelu 15 je spojen s prvním ovládacím vstupem 141 druhého procesoru 14. jehož druhý ovládací vstup 142 ,je spojen s druhým výstupem 151 druhého servisního panelu 15.První datová sběrnice £ je spojena s datovou svorkou 122 prvního servisního panelu 12» ⁸ datovou svorkou 135 prvního procesoru 13 a s datovou svorkou 160' první paměti 16. Druhá datová sběrnice £ je spojena s datovou svorkou 152 druhého servisního panelu 1£, s datovou'svorkou 145 druhého procesoru 14 a s datovou svorkou .70 druhé paměti 17.The first output 150 of the second service panel 15 is connected to the first control input 141 of the second processor 14. whose second control input 142 is connected to the second output 151 of the second service panel 15. The first data bus 8 is connected to the data terminal 122 of the first service panel 12. ^{8, the} data terminal 135 of the first processor 13 and the data terminal 160 'of the first memory 16. The second data bus 6 is connected to the data terminal 152 of the second service panel 16, the data terminal 145 of the second processor 14 and the data terminal 70 of the second memory 17.

Funkce zapojení je následující: V první paměti 16 a v druhé paměti 17 je uložen stejný testovací program, který je sestaven na principu bootstrapu a zajištuje úplný test instrukčního souboru daného procesoru. Po odstartování prvního procesoru 13. který zvolíme za normál, je adresovaná první instrukce testovacího programu v první paměti 16. Platnost adresy udává signál vysílaný ze synchronizačního výstupu 133 prvního procesoru 13. První paměí 16 vysílá jako odpověď signál na synchronizačním výstupu 163 a instrukci posílá z datové svorky 160.The function of the wiring is as follows: The first memory 16 and the second memory 17 store the same test program, which is built on the bootstrap principle and provides a complete test of the instruction file of the processor. After starting the first processor 13 that we select as normal, the first instruction of the test program is addressed in the first memory 16. The address validity is indicated by the signal transmitted from the synchronization output 133 of the first processor 13. The first memory 16 sends a signal at the synchronization output 163 in response; data terminals 160.

První hradlo 10 je zablokované přes blok koincidence 11 neaktivním signálem z výstupu 92 druhého hradla £. Z tohoto d&vodu se vysílá hradlovací signál na blokovací vstup 130 prvního procesoru 13 a v tomto stavu se proces zastaví. Odstartujeme-li testovaný druhý procesor 14. dojde v bezporuchovém případě k adresaci stejné instrukce testu v druhá paměti 1£. Adresy jsou vysílány v předstihu před synchronizačními signály, a proto přítomnost aktivních signálů na prvním vstupu ££, na druhém vstupu 91 druhého hradla £,na prvním vstupu 100 a na druhém vstupu 101 prvního hradla 10 se projeví odblokováním prvního hradla 12 signálem na třetím vstupu 102.The first gate 10 is blocked via the coincidence block 11 by an inactive signal from the output 92 of the second gate 8. For this reason, a gating signal is sent to the blocking input 130 of the first processor 13, and in this state the process stops. If the second processor 14 to be tested is started, the same test instruction is addressed in the second memory 16 in a fault-free case. The addresses are transmitted in advance of the synchronization signals, and therefore the presence of active signals at the first input £, at the second input 91 of the second gate 8, at the first input 100 and at the second input 101 of the first gate 10 results in 102.

Signály odpovědi se propustí ze synchronizačních vstupů 136 a 146 a první procesor 13 i druhý procesor 14 adresují další instrukci testovacího programu. Tento děj se opakuje až do okamžiku, kdy se adresy neshodují tj. v testovacím programu se dospělo k instrukci, kterou testovaný procesor vykoná chybně a následující testovací instrukce vede na jiné pokračování v programu než u správně fungujícího procesoru. Testovací proces se zastaví, protoža je první hradlo 10 zablokované neaktivním signálem, na třetím vstupu 102.The response signals are passed from the synchronization inputs 136 and 146, and the first processor 13 and the second processor 14 address another test program instruction. This process repeats until the addresses do not match, ie the test program has received an instruction that the test processor executes incorrectly and the subsequent test instruction leads to a different continuation of the program than the properly functioning processor. The test process stops because the first gate 10 is blocked by an inactive signal, at the third input 102.

Na displeji druhého servisního panelu 15 lze přečíst poslední adresu instrukce před odskokem tj. adresu chybně provedené instrukce. Nyní může obsluha po manuálním zablokování první paměti 16 a druhé paměti 17 signály na blokovacích vstupech 164 a 174 číst obsahy zápisníkových registrů na první datové sběrnici £ a na druhé datové sběrnici £ pomocí signálů na prvních ovládacích vstupech 131 a 141 u obou procesorů. Dále je možné pomocí aktivních signálů na druhých ovládacích vstupech 132 a 142 u obou procesorů vyvolat na datových sběrnicích £ a £ obsahy registru podmínkového kódu.On the display of the second service panel 15 the last address of the instruction before the bounce can be read, i.e. the address of the erroneously executed instruction. Now, after the first memory 16 and second memory 17 have been manually locked, the signals at the blocking inputs 164 and 174 can read the contents of the scratch registers on the first data bus 6 and on the second data bus 6 using signals on the first control inputs 131 and 141 of both processors. Furthermore, the contents of the conditional code register can be retrieved on the data buses 6 and 6 by active signals at the second control inputs 132 and 142 in both processors.

Metodu lze modifikovat zobrazením obsahu zápisníkových registrů na adresních sběrnicích £ a £. Lokalizační manuál je sestaven pro každou desku procesoru. Například při testu desky datové cesty vznikne chyba a výsledek je správný. Pak je vadný obvod vyhodnocení výsledku pro nastaveni registru podmínkového kódu. V případě chybného výsledku je z porovnání, vidět, které dráha datové cesty je vadné. Dále je možné testování doplnit komparací dat v bloku koincidence H spojením s datovými sběrnicemi £ a £.The method can be modified by displaying the contents of the scratch registers on the address buses £ and £. The localization manual is compiled for each processor board. For example, when testing a data path board, an error occurs and the result is correct. Then, the result evaluation circuit for setting the condition code register is defective. In the case of an erroneous result, you can see from the comparison which path of the data path is defective. Furthermore, testing can be complemented by comparing the data in the coincidence block H by linking it to the data buses £ and £.

Možnost použití uvedeného zapojeni je při detekci poruchy v mikroprocesoru, nebo při testování melého počítače s popsaným způsobem spojení na společné sběrnici a s vnitřní strukturou, která umožňuje přímé čtení obsahu zápisníkových registrů a registru podmínkového kódu.The possibility of using said circuitry is to detect a failure in a microprocessor, or to test a shallow computer with the described connection method on a common bus and with an internal structure that allows direct reading of the contents of the scratch registers and the condition code register.

Na obr. 2 je uvedeno zapojení, doplněné komparací dat a blokování vstupních synchronizačních signálů je zde provedeno pro případ, že procesor nemá blokovací vstup )30 respektive 140. První vstupní synchronizační linka £ je spájena a prvním vstupem 100 prvního hradla JJ. Druhá vstupní synchronizační linka £ je spojena s druhým vstupem 101 prvního hradla 10. První výstup 103 je spojen se synchronizačním vstupem 136 prvního procesoru 13 a druhý výstup JJ£ je spojen se synchronizačním vstupem 146 druhého procesoru 14. Třetí vstup 102 prvního hradla 10 je spojen s výstupem 113 bloku koincidence JJ, jehož čtvrtý vstup 114 je spojen s první datovou sběrnicí g a jehož pátý vstup 115 je spojen s druhou datovou sběrnicí £.Fig. 2 shows the circuitry, supplemented by data comparison, and the blocking of input sync signals is performed here in case the processor does not have a blocking input 30 and 140, respectively. The first input sync line 8 is soldered and the first input 100 of the first gate 11. The second input synchronization line 8 is connected to the second input 101 of the first gate 10. The first output 103 is connected to the synchronization input 136 of the first processor 13 and the second output 10 is connected to the synchronization input 146 of the second processor 14. The third input 102 of the first gate 10 is connected. with the output 113 of the coincidence block 11, the fourth input 114 of which is connected to the first data bus g and the fifth input 115 of which is connected to the second data bus 8.

První datová sběrnice g je dále spojena s datovou svorkou 135 prvního procesoru JJ a druhá datová sběrnice § je dále spojena s datovou svorkou 145 druhého procesoru JJ. Funkce zapojení je následující: Při shodě dat na vstupech 114 e 115 je odblokované první hradlo 10 neaktivním signálem na třetím vstupu 102 a synchronizační signály na vstupech 100 a 101 se propustí na synchronizační vstupy 136 a 146. Při neshodě dat je první hradlo 10 zablokované aktivním signál,em na třetím vstupu 102.The first data bus g is further connected to the data terminal 135 of the first processor 11 and the second data bus 8 is further connected to the data terminal 145 of the second processor 11. The function of the wiring is as follows: When the data at inputs 114 and 115 are matched, the first gate 10 is unlocked by the inactive signal at the third input 102 and the synchronization signals at inputs 100 and 101 are passed to the synchronization inputs 136 and 146. signal, em on the third input 102.

Claims

Processor testing circuit comprising a test processor and a normal processor and test program memories, characterized in that the first input (100) of the first gate (10) is connected to the first input synchronization line (1), the second input (101) of the first the gate (10) is connected and the second input synchronization line (2), the third input (102) of the first gate (10) is connected to the output (113) of the coincidence block (11) whose first input (110) is connected to the first address bus (6), the second input (111) of which is connected to the second address bus (7), and whose third input (112) of the second gate (9) is connected by 8 outputs (92), the first input (90) of the second gate (9) is connected to the first output sync line (3), the second input (91) of the second gate (9) is connected to the second output sync line (4), the first output (103) of the first gate (10) is coupled to the blocking input (130) a first processor (13) and a second output (104) p The gate gate (10) is coupled to the blocking input (140) of the second processor (14).

2. The wiring of claim 1 wherein the first control input (131) of the first processor (13) is coupled to the first output (120) of the first service panel (12), the second control input (132) of the first processor (13) is coupled with a second output (121) of the first service panel (12), a first control input (141) of the second processor (14) is coupled, and a first output (150) of the second service panel (15) whose second output (151) is coupled to the second a control input (142) of the second processor (14).

Connection according to Claims 1 and 2, characterized in that the fourth input (114) of the coincidence block (11) is connected to the first data bus (5), the fifth input (115) of the coincidence block (11) is connected to the second data bus (11). 8), the first output (103) of the first gate (10) is coupled to the synchronization input (136) of the first processor (13) and the second output (104) of the first gate (10) is coupled to the synchronization input (146) of the second processor (14) .