CS205238B1 - Connexion of cicuits for generation of synchronizing pulses from cathode-ray tube displey into processor unit - Google Patents

Description

Vynález se týká zapojení obvodů pro generaci synchronizačních impulsů z obrazovkového displeje s autonomním řízením paprsku na stínítku obrazovky do sdílené procesorové jednotky která je společná pro obsluhu obrazovkového displeje i pro ostatní řízení aritmetických a obslužných programů.

Pro stolní provedení matematických strojů se zabudovaným alfanumerickým obrazovkovým displejem, např. u inteligentních terminálů, je nutné z důvodů malých rozměrů a nízké hmotnosti zařízení vytvářet speciální systémy, řízené mikroprocesorem.

Obrazovkový displej inteligentních terminálů nemá obvykle kapacitu zobrazení ekvivalentní displejům pro styk operátora s počítačem, nýbrž kapacitu menší, obvykle 256 až 1 280 alfanumerických znaků nebo i více, zobrazovaných nejčastěji ve tvaru bodového rastru. K vychylování paprsku na stínítku obrazovky se často užívá tzv. televizního rozkladu, kdy paprsek na obrazovce je řízen magnetickým polem vychylovacíph cívek. Tento způsob zobrazování alfanumerických znaků má však podstatnou nevýhodu v tom, že součásti obrazovkového displeje je i pamětová jednotka, jejíž kapacita odpovídá kapacitě zobrazovaných znaků. Obvody pro ří zení obrazovkového displeje jsou složité a vyžadují obvykle samostatnou procesorovou jednot ku. Taková zařízení, která provádějí zobrazování alfanumerických údajů, aritmetické operace a řízení programové části, obsahují zpravidla alespoň dva mikroprocesory, čímž u malých zařízení neúměrně vzrůstá cena i rozměry.

Tyto nevýhody odstraňuje zapojení inteligentního teminálu s jedním mikroprocesorem, užívaném v přerušovacím pracovním režimu, kdy určitý časový úsek je věnován na řízení obrazovkového displeje a zbytek časové periody je věnován obslužným programům. Zobrazovací jednotka je obvykle navržena speciálně, a to tak, že zobrazuje alfanumerický znak jako celek, tzn. celé písmeno nebo číslici najednou, nikoliv v časových diskrétních úsecích. Zobrazení znaků však musí být synchronní s pohybem paprsku na obrazovce. Z toho důvodu je žádoucí generovat synchronizační impulsy, představující konec snímku a začátek každého znaku na stínítku obrazovky, v časové koincidenci s pohybem paprsku na stínítku obrazovky. Tyto impulsy jsou předány směrem. :z obrazovkového displeje do procesorové jednotky, která v závislosti na těchto synchronizačních impulsech předává kod zobrazovaného znaku do šesti až osmibitové paměti zobrazovaného znaku, která je součástí obrazovkového displeje.

Zapojení obvodů pro generaci synchronizačních impulsů u televizního způsobu rozkladu nejsou obvykle složitá, ale pro speciální systémy inteligentních terminálů je nelze využit. Speciální zapojení obrazovkového displeje např. podle AO 179 243, kde paprsek na stínítku obrazovky vytváří pro každý jednotlivý znak obrazec ve tvaru meandru, vyžaduje vysílání synchronizačních impulsů směrem do procesorové jednotky.

Zapojení obvodů pro generaci synchronizačních impulsů z obrazovkového displeje do procesorové jednotky je umožněno vynálezem, jehož podstata spočívá v tom, že druhý výstup prvního čítače je připojen na první vstup prvního hradla, třetí inversní výstup tohoto čítače je připojen na druhý vstup prvního hradla, přičemž výstup tohoto hradla je připojen přes první invertor na první vstup devátého hradla a současně na první vstup desátého hradla, zatímco první inversní výstup druhého čítače je připojen na první vstup třetího hradla, druhý inversní výstup tohoto čítače je připojen na druhý vstup třetího hradla a třetí inversní výstup je připojen na třetí vstup třetího hradla, přičemž jeho výstup je přes druhý invertor připojen na druhý vstup devátého hradla a současně na druhý vstup desátého hradla, přičemž třetí a čtvrtý vstup devátého hradla jsou spojeny a připojeny na šestý výstup třetího Čítače, zatýmco první inversní výstup třetího čítače je připojen na první vstup pátého hradla, druhý inversní výstup tohoto čítače je připojen na druhý vstup pátého hradla, přičemž jeho výstup je přes třetí invertor připojen na třetí vstup desátého hradla, přičemž na čtvrtý vstup tohoto hradla je připojen výstup čtvrtého invertoru, na jehož vstup je připojen výstup sedmého hradla, jehož první vstup je připojen na výstup třetího čítače, druhý vstup, třetí vstup a čtvrtý vstup tohoto hradla je připojen na první výstup, druhý výstup a třetí výstup čtvrtého čítače, přičemž výstup desátého hradla je připojen na první vstup procesorové jednotky a výstup devátého hradla je připojen na druhý vstup procesorové jednotky.

Na výstupu desátého hradla se generuje první synchronizační impuls, označující konec snímku obrazovkového displeje, zatímco na výstupu devátého hradla se generuje druhý synchronizační impuls, označující začátek znaku obrazovkového displeje, přičemž první i druhý synchronizační impuls se přivádí na první a druhý vstup procesorové jednotky.

Výhodou zapojení obvodů pro generaci synchronizačních impulsů je jednoduchost, nebot čítače jsou součástí časového zdroje obrazovkového displeje, přičemž jeho návrh je proveden tak, aby pro získání synchronizačních impulsů konec snímku a začátek znaku byl užitý počet hradlovacích obvodů minimální.

Příklad zapojení obvodů pro generací synchronizačních impulsů z obrazovkového displeje do procesorové jednotky je znázorněn na přiloženém výkrese, tj. schematický nákres obvodů pro generaci synchronizačních impulsů konec snímku a začátek znaku.

Oscilátor hodinové frekvence OSC na svém výstupu 001 generuje vytvarované impulsy, které jsou přiváděny na vstup 002 prvního čítače CTI. Výstup 007 tohoto čítače je připojen na vstup 008 druhého čítače CT2. jehož výstup 015 je připojen na vstup 016 třetího čítače C13. přičemž výstup 025 tohoto čítače je připojen na vstup 026 čtvrtého čítače CT4. čítače CTI. CT2. ÓT3 a CT4 jsou součástí časového zdroje obrazovkového displeje a tvoří kaskádu děličů kmitočtu. Zapojení obvodů pro generaci synchronizačních impulsů z obrazovkového displeje do procesorové jednotky využívá vhodným způsobem některých generovaných kmitočtů těchto čítačů.

Druhý výstup 004 prvního čítače CTI je připojen na první vstup 11 prvního hradla H1. třetí inversní výstup 006 tohoto čítače je připojen na druhý vstup 12 prvního hradla H1_, přičemž výstup 13 tohoto hradla je připojen přes první invertor H2 na první vstup 91 devátého hradla Hg a současně na první vstup 101 desátého hradla H10. zatímco první inversní výstup 010 druhého čítače CT2 je připojen na první vstup 31 třetího hradla H3. druhý inversní výstup 012 tohoto čítače je připojen na druhý vstup 32 třetího hradla H3 a třetí inversní výstup 014 je připojen na třetí vstup 33 třetího hradla Hg, -přičemž jeho výstup 34 je přes druhý invertor H4 připojen na druhý vstup 92 devátého hradla H9 a současně na druhý vstup 102 desátého hradla H10, přičemž třetí 93 a čtvrtý 94 vstup devátého hradla H9 jsou spojeny a připojeny na šestý výstup 024 třetího čítače CT3. zatímco první inversní výstup 018 třetího čítače CT3 je připojen na první vstup 51 pátého hradla Hg, druhý.inversní výstup 020 tohoto čítače je připojen na druhý vstup 52 pátého hradla Hg, přičemž jeho výstup 53 je přes třetí invertor H6 připojen na třetí vstup 103 desátého hradla H10, přičemž na čtvrtý vstup 104 tohoto hradla je připojen výstup 82 čtvrtého invertoru H8, na jehož vstup 81 je připojen výstup 79 sedmého hradla Hg, jehož první vstup 71 je připojen na výstup 025 třetího čítače CT3. druhý vstup 72. třetí vstup 73 a čtvrtý vstup 74 tohoto hradla H7 je připojen na prvni výstup 027. druhý výstup 028 a třetí výstup 029 čtvrtého čítače CT4. přičemž na výstupu 105 desátého hradla H10 se generuje první synchronizační impuls KSN. označující konec snímku obrazovkového displeje, zatímco na výstupu 95 devátého hradla H9 se generuje druhý synchronizační impuls ZZN, označující začátek znaku obrazovkového displeje, přičemž první KNS i druhý ZZN synchronizační impuls se přivádí na první 111 a druhý 112 vstup procesorové jednotky CPU.

Obdobné zapojení lze vytvořit při použití jiných obvodů než obvodů pro negaci logického součinu. Logická rovnice pro první synchronizační impuls konec snímku i logická rovnice pro druhý synchronizační impuls začátek znaku musí však odpovídat logickým rovnicím, které lze sestavit ze schématu na výkrese.

Claims (1)

1. Zapojení obvodů pro generaci synchronizačních impulsů z obrazovkového displeje do procesorové jednotky, sestavených z oscilátoru hodinové frekvence, děličů kmitočtu a logických obvodů, vyznačené tím, že druhý výstup (004) prvního čítače (CT1) je připojen na první vstup (11) prvního hradla (H1), třetí inversní výstup (006) tohoto čítače je připojen na druhý vstup (12) prvního hradla (H1), přičemž výstup (13) tohoto hradla je připojen přes první invertor (H2) na první vstup (91) devátého hradla (H9) a současně na první vstup (101) desátého hradla (H10), zatímco první inversní výstup (010) druhého čítače (CT2) je připojen na první vstup (31) třetího hradla (H3), druhý inversní výstup (012) tohoto čítače je připojen na druhý vstup (32) třetího hradla (H3) a třetí inversní výstup (014) je připojen na třetí vstup (33) třetího hradla (H3), přičemž jeho výstup (34) je přes druhý invertor (H4) připojen na druhý vstup (92) devátého hradla (H9) a současně na druhý vstup (102) desátého hradla (H10), přičemž třetí (93) a čtvrtý (94) vstup devátého hradla (H9) jsou spojeny a připojeny na šestý výstup (024) třetího čítače (CT3), zatímco první inversní výstup (018) třetího čítače (CT3) je připojen na první vstup (51) pátého hradla (H5), druhý inversní výstup (020) tohoto čítače je připojen na druhý vstup (52) pátého hradla (H5), přičemž jeho výstup (53) je přes třetí invertor (H6) připojen na třetí vstup (103) desátého hradla (H10), přičemž na čtvrtý vstup tohoto hradla (104) je připojen výstup (82) čtvrtého invertoru (H8), na jehož vstup (81) je připojen výstup (75) sedmého hradla (H7), jehož první vstup (71) je připojen na výstup (025) třetího čítače (CT3), druhý vstup (72), třetí vstup (73) a čtvrtý vstup (74) tohoto hradla (H7) je připojen na první výstup (027), druhý výstup (028) a třetí výstup (029) čtvrtého čítače (CT4), přičemž výstup (105) desátého hradla (H10) je připojen na první vstup (111) procesorové jednotky (CPU) a výstup (95) devátého hradla (H9) je připojen na druhý vstup (112) procesorové jednotky (CPU).