CS205238B1

CS205238B1 - Connexion of cicuits for generation of synchronizing pulses from cathode-ray tube displey into processor unit

Info

Publication number: CS205238B1
Application number: CS556379A
Authority: CS
Inventors: Drahomir Hrdlicka
Original assignee: Drahomir Hrdlicka
Priority date: 1979-08-14
Filing date: 1979-08-14
Publication date: 1981-05-29

Description

Vynález se týká zapojení obvodů pro generaci synchronizačních impulsů z obrazovkového displeje s autonomním řízením paprsku na stínítku obrazovky do sdílené procesorové jednotky která je společná pro obsluhu obrazovkového displeje i pro ostatní řízení aritmetických a obslužných programů.The invention relates to circuitry for generating synchronization pulses from an on-screen display with autonomous beam control on a display screen to a shared processing unit that is common to both the on-screen display operator and other arithmetic and utility control.

Pro stolní provedení matematických strojů se zabudovaným alfanumerickým obrazovkovým displejem, např. u inteligentních terminálů, je nutné z důvodů malých rozměrů a nízké hmotnosti zařízení vytvářet speciální systémy, řízené mikroprocesorem.For desktop models of mathematical machines with built-in alphanumeric on-screen displays, eg for intelligent terminals, it is necessary to create special microprocessor-controlled systems due to the small size and low weight of the device.

Obrazovkový displej inteligentních terminálů nemá obvykle kapacitu zobrazení ekvivalentní displejům pro styk operátora s počítačem, nýbrž kapacitu menší, obvykle 256 až 1 280 alfanumerických znaků nebo i více, zobrazovaných nejčastěji ve tvaru bodového rastru. K vychylování paprsku na stínítku obrazovky se často užívá tzv. televizního rozkladu, kdy paprsek na obrazovce je řízen magnetickým polem vychylovacíph cívek. Tento způsob zobrazování alfanumerických znaků má však podstatnou nevýhodu v tom, že součásti obrazovkového displeje je i pamětová jednotka, jejíž kapacita odpovídá kapacitě zobrazovaných znaků. Obvody pro ří zení obrazovkového displeje jsou složité a vyžadují obvykle samostatnou procesorovou jednot ku. Taková zařízení, která provádějí zobrazování alfanumerických údajů, aritmetické operace a řízení programové části, obsahují zpravidla alespoň dva mikroprocesory, čímž u malých zařízení neúměrně vzrůstá cena i rozměry.The on-screen display of smart terminals typically does not have a display capacity equivalent to an operator-computer display, but a smaller capacity, typically 256 to 1,280 alphanumeric characters or more, most often displayed in the form of a dot grid. The so-called television decomposition is often used to deflect the beam on the screen, where the beam on the screen is controlled by the magnetic field of the deflection coils. However, this method of displaying alphanumeric characters has a significant disadvantage in that the display unit also includes a memory unit whose capacity corresponds to the capacity of the displayed characters. The onscreen display control circuits are complex and usually require a separate processing unit. Such devices which perform the displaying of alphanumeric data, arithmetic operations and program part control generally comprise at least two microprocessors, whereby in small devices the cost and dimensions are disproportionately increased.

Tyto nevýhody odstraňuje zapojení inteligentního teminálu s jedním mikroprocesorem, užívaném v přerušovacím pracovním režimu, kdy určitý časový úsek je věnován na řízení obrazovkového displeje a zbytek časové periody je věnován obslužným programům. Zobrazovací jednotka je obvykle navržena speciálně, a to tak, že zobrazuje alfanumerický znak jako celek, tzn. celé písmeno nebo číslici najednou, nikoliv v časových diskrétních úsecích. Zobrazení znaků však musí být synchronní s pohybem paprsku na obrazovce. Z toho důvodu je žádoucí generovat synchronizační impulsy, představující konec snímku a začátek každého znaku na stínítku obrazovky, v časové koincidenci s pohybem paprsku na stínítku obrazovky. Tyto impulsy jsou předány směrem. :z obrazovkového displeje do procesorové jednotky, která v závislosti na těchto synchronizačních impulsech předává kod zobrazovaného znaku do šesti až osmibitové paměti zobrazovaného znaku, která je součástí obrazovkového displeje.These disadvantages are overcome by the wiring of an intelligent terminal with a single microprocessor used in an interrupt mode of operation, with a certain period of time devoted to controlling the on-screen display and the remainder of the period of time devoted to utility programs. The display unit is usually designed specifically by displaying the alphanumeric character as a whole, ie. an entire letter or number at a time, not in discrete time slots. However, the character display must be synchronous with the beam's movement on the screen. Therefore, it is desirable to generate sync pulses representing the end of the frame and the beginning of each character on the screen, in time coincidence with the motion of the beam on the screen. These pulses are transmitted in the direction. from the on-screen display to a processing unit which, depending on these synchronization pulses, transmits the display character code to the 6 to 8-bit display character memory that is part of the display screen.

Zapojení obvodů pro generaci synchronizačních impulsů u televizního způsobu rozkladu nejsou obvykle složitá, ale pro speciální systémy inteligentních terminálů je nelze využit. Speciální zapojení obrazovkového displeje např. podle AO 179 243, kde paprsek na stínítku obrazovky vytváří pro každý jednotlivý znak obrazec ve tvaru meandru, vyžaduje vysílání synchronizačních impulsů směrem do procesorové jednotky.Circuitry for the generation of synchronization pulses in the TV decomposition method is usually not complicated, but cannot be used for special intelligent terminal systems. A special screen display circuit, for example according to AO 179 243, where the beam on the screen of the screen creates a meander pattern for each individual character, requires the transmission of synchronization pulses towards the processing unit.

Zapojení obvodů pro generaci synchronizačních impulsů z obrazovkového displeje do procesorové jednotky je umožněno vynálezem, jehož podstata spočívá v tom, že druhý výstup prvního čítače je připojen na první vstup prvního hradla, třetí inversní výstup tohoto čítače je připojen na druhý vstup prvního hradla, přičemž výstup tohoto hradla je připojen přes první invertor na první vstup devátého hradla a současně na první vstup desátého hradla, zatímco první inversní výstup druhého čítače je připojen na první vstup třetího hradla, druhý inversní výstup tohoto čítače je připojen na druhý vstup třetího hradla a třetí inversní výstup je připojen na třetí vstup třetího hradla, přičemž jeho výstup je přes druhý invertor připojen na druhý vstup devátého hradla a současně na druhý vstup desátého hradla, přičemž třetí a čtvrtý vstup devátého hradla jsou spojeny a připojeny na šestý výstup třetího Čítače, zatýmco první inversní výstup třetího čítače je připojen na první vstup pátého hradla, druhý inversní výstup tohoto čítače je připojen na druhý vstup pátého hradla, přičemž jeho výstup je přes třetí invertor připojen na třetí vstup desátého hradla, přičemž na čtvrtý vstup tohoto hradla je připojen výstup čtvrtého invertoru, na jehož vstup je připojen výstup sedmého hradla, jehož první vstup je připojen na výstup třetího čítače, druhý vstup, třetí vstup a čtvrtý vstup tohoto hradla je připojen na první výstup, druhý výstup a třetí výstup čtvrtého čítače, přičemž výstup desátého hradla je připojen na první vstup procesorové jednotky a výstup devátého hradla je připojen na druhý vstup procesorové jednotky.The circuitry for generating synchronization pulses from the on-screen display to the processing unit is made possible by the invention, wherein the second output of the first counter is connected to the first input of the first gate, the third inverse output of this counter is connected to the second input of the first gate. this gate is connected via the first inverter to the first input of the ninth gate and simultaneously to the first input of the tenth gate, while the first inverse output of the second counter is connected to the first input of the third gate, the second inverse output of this counter is connected to the second input of the third gate and the third inverse output is connected to the third input of the third gate, its output being connected via the second inverter to the second input of the ninth gate and simultaneously to the second input of the tenth gate, the third and fourth inputs of the ninth gate being connected and connected to the sixth output of the third while the first inverse output of the third counter is connected to the first input of the fifth gate, the second inverse output of this counter is connected to the second input of the fifth gate, and its output is connected to the third input of the tenth gate through the third inverter. the output of a fourth inverter is connected to the input of which the output of the seventh gate is connected, the first input of which is connected to the output of the third counter, the second input, the third input and the fourth input of that gate are connected to the first output, the second output and the third output of the fourth counter; the output of the tenth gate is connected to the first input of the processing unit and the output of the ninth gate is connected to the second input of the processing unit.

Na výstupu desátého hradla se generuje první synchronizační impuls, označující konec snímku obrazovkového displeje, zatímco na výstupu devátého hradla se generuje druhý synchronizační impuls, označující začátek znaku obrazovkového displeje, přičemž první i druhý synchronizační impuls se přivádí na první a druhý vstup procesorové jednotky.At the output of the tenth gate, a first synchronization pulse is generated, indicating the end of the on-screen display image, while at the output of the ninth gate, a second synchronization pulse is generated, indicating the beginning of the on-screen display feature.

Výhodou zapojení obvodů pro generaci synchronizačních impulsů je jednoduchost, nebot čítače jsou součástí časového zdroje obrazovkového displeje, přičemž jeho návrh je proveden tak, aby pro získání synchronizačních impulsů konec snímku a začátek znaku byl užitý počet hradlovacích obvodů minimální.The advantage of circuitry for generating synchronization pulses is simplicity, since the counters are part of the time source of the on-screen display, and its design is designed so that the number of gating circuits used is minimal to obtain the synchronization pulses.

Příklad zapojení obvodů pro generací synchronizačních impulsů z obrazovkového displeje do procesorové jednotky je znázorněn na přiloženém výkrese, tj. schematický nákres obvodů pro generaci synchronizačních impulsů konec snímku a začátek znaku.An example of wiring circuits for generating synchronization pulses from the on-screen display to the processing unit is shown in the attached drawing, i.e. a schematic drawing of the circuits for generating synchronization pulses end of frame and beginning of character.

Oscilátor hodinové frekvence OSC na svém výstupu 001 generuje vytvarované impulsy, které jsou přiváděny na vstup 002 prvního čítače CTI. Výstup 007 tohoto čítače je připojen na vstup 008 druhého čítače CT2. jehož výstup 015 je připojen na vstup 016 třetího čítače C13. přičemž výstup 025 tohoto čítače je připojen na vstup 026 čtvrtého čítače CT4. čítače CTI. CT2. ÓT3 a CT4 jsou součástí časového zdroje obrazovkového displeje a tvoří kaskádu děličů kmitočtu. Zapojení obvodů pro generaci synchronizačních impulsů z obrazovkového displeje do procesorové jednotky využívá vhodným způsobem některých generovaných kmitočtů těchto čítačů.At its output 001, the clock frequency oscillator OSC generates sculpted pulses that are applied to input 002 of the first CTI counter. The output 007 of this counter is connected to the input 008 of the second counter CT2. whose output 015 is connected to input 016 of the third counter C13. the output 025 of this counter being connected to the input 026 of the fourth counter CT4. CTI counters. CT2. OT3 and CT4 are part of the on-screen display time source and form a cascade of frequency dividers. The circuitry for generating synchronization pulses from the on-screen display to the processor unit appropriately utilizes some of the generated frequencies of these counters.

Druhý výstup 004 prvního čítače CTI je připojen na první vstup 11 prvního hradla H1. třetí inversní výstup 006 tohoto čítače je připojen na druhý vstup 12 prvního hradla H1_, přičemž výstup 13 tohoto hradla je připojen přes první invertor H2 na první vstup 91 devátého hradla Hg a současně na první vstup 101 desátého hradla H10. zatímco první inversní výstup 010 druhého čítače CT2 je připojen na první vstup 31 třetího hradla H3. druhý inversní výstup 012 tohoto čítače je připojen na druhý vstup 32 třetího hradla H3 a třetí inversní výstup 014 je připojen na třetí vstup 33 třetího hradla Hg, -přičemž jeho výstup 34 je přes druhý invertor H4 připojen na druhý vstup 92 devátého hradla H9 a současně na druhý vstup 102 desátého hradla H10, přičemž třetí 93 a čtvrtý 94 vstup devátého hradla H9 jsou spojeny a připojeny na šestý výstup 024 třetího čítače CT3. zatímco první inversní výstup 018 třetího čítače CT3 je připojen na první vstup 51 pátého hradla Hg, druhý.inversní výstup 020 tohoto čítače je připojen na druhý vstup 52 pátého hradla Hg, přičemž jeho výstup 53 je přes třetí invertor H6 připojen na třetí vstup 103 desátého hradla H10, přičemž na čtvrtý vstup 104 tohoto hradla je připojen výstup 82 čtvrtého invertoru H8, na jehož vstup 81 je připojen výstup 79 sedmého hradla Hg, jehož první vstup 71 je připojen na výstup 025 třetího čítače CT3. druhý vstup 72. třetí vstup 73 a čtvrtý vstup 74 tohoto hradla H7 je připojen na prvni výstup 027. druhý výstup 028 a třetí výstup 029 čtvrtého čítače CT4. přičemž na výstupu 105 desátého hradla H10 se generuje první synchronizační impuls KSN. označující konec snímku obrazovkového displeje, zatímco na výstupu 95 devátého hradla H9 se generuje druhý synchronizační impuls ZZN, označující začátek znaku obrazovkového displeje, přičemž první KNS i druhý ZZN synchronizační impuls se přivádí na první 111 a druhý 112 vstup procesorové jednotky CPU.The second output 004 of the first counter CTI is connected to the first input 11 of the first gate H1. the third inverse output 006 of this counter is connected to the second input 12 of the first gate H1, the gate 13 output being connected via the first inverter H2 to the first input 91 of the ninth gate Hg and simultaneously to the first input 101 of the tenth gate H10. while the first inverse output 010 of the second counter CT2 is connected to the first input 31 of the third gate H3. the second inverse output 012 of this counter is connected to the second input 32 of the third gate H3 and the third inverse output 014 is connected to the third input 33 of the third gate Hg, its output 34 being connected via the second inverter H4 to the second input 92 of the ninth gate H9 to the second input 102 of the tenth gate H10, wherein the third 93 and the fourth input 94 of the ninth gate H9 are connected and connected to the sixth output 024 of the third counter CT3. while the first inverse output 018 of the third counter CT3 is connected to the first input 51 of the fifth gate Hg, the second inverse output 020 of this counter is connected to the second input 52 of the fifth gate Hg, its output 53 being connected to the third input 103 of the tenth The output 82 of the fourth inverter H8 is connected to the fourth input 104 of this gate, to the input 81 the output 79 of the seventh gate Hg is connected, the first input 71 of which is connected to the output 025 of the third counter CT3. the second input 72, the third input 73 and the fourth input 74 of this gate H7 are connected to the first output 027, the second output 028 and the third output 029 of the fourth counter CT4. wherein at the output 105 of the tenth gate H10 a first synchronization pulse KSN is generated. indicating the end of the on-screen display image, while at the output 95 of the ninth gate H9, a second ZZN sync pulse is generated, indicating the start of the on-screen display symbol, the first KNS and the second ZZN sync pulse being applied to the first 111 and second 112 inputs of the CPU.

Obdobné zapojení lze vytvořit při použití jiných obvodů než obvodů pro negaci logického součinu. Logická rovnice pro první synchronizační impuls konec snímku i logická rovnice pro druhý synchronizační impuls začátek znaku musí však odpovídat logickým rovnicím, které lze sestavit ze schématu na výkrese.Similar circuits can be created using circuits other than logic negation circuits. However, the logical equation for the first sync pulse of the end of the frame and the logical equation for the second sync pulse of the start of the character must correspond to the logical equations that can be constructed from the diagram in the drawing.

Claims

Circuitry for generating synchronization pulses from the on-screen display to the processing unit, consisting of a clock frequency oscillator, frequency dividers and logic circuits, characterized in that the second output (004) of the first counter (CT1) is connected to the first input (11) of the first gate ( H1), the third inverse output (006) of this counter is connected to the second input (12) of the first gate (H1), the output (13) of this gate being connected via the first inverter (H2) to the first input (91) of the ninth gate (H9) ) and simultaneously to the first input (101) of the tenth gate (H10), while the first inverse output (010) of the second counter (CT2) is connected to the first input (31) of the third gate (H3), the second inverse output (012) of this counter connected to the second input (32) of the third gate (H3) and the third inverse output (014) is connected to the third input (33) of the third gate (H3), its output (34) connected via the second inverter (H4) to n and a second input (92) of the ninth gate (H9) and simultaneously to the second input (102) of the tenth gate (H10), the third (93) and fourth (94) input of the ninth gate (H9) being connected and connected to the sixth output (024) ) of the third counter (CT3), while the first inverse output (018) of the third counter (CT3) is connected to the first input (51) of the fifth gate (H5), the second inverse output (020) of this counter is connected to the second input (52) of the fifth a gate (H5), its output (53) being connected via a third inverter (H6) to a third input (103) of a tenth gate (H10), and a fourth input (82) of a fourth inverter (H8) connected to a fourth input ), to the input (81) of which the output (75) of the seventh gate (H7) is connected, whose first input (71) is connected to the output (025) of the third counter (CT3), the second input (72), the third input (73) and a fourth input (74) of this gate (H7) is connected to a first output (027), a second output (028), and a third output up (029) of the fourth counter (CT4), wherein the output (105) of the tenth gate (H10) is connected to the first input (111) of the CPU and the output (95) of the ninth gate (H9) is connected to the second input (112 ) CPUs.