CS205266B1

CS205266B1 - Connexion of circuit fo generation of videosignal in the cathode-ray tube display

Info

Publication number: CS205266B1
Application number: CS556479A
Authority: CS
Inventors: Drahomir Hrdlicka
Original assignee: Drahomir Hrdlicka
Priority date: 1979-08-14
Filing date: 1979-08-14
Publication date: 1981-05-29

Description

Vynález se týká zapojení obvodů pro generaci videosignálu v obrazovkovém displeji, kdy základní obrazec pro vytváření znaku má tvar meandru.The invention relates to circuitry for generating a video signal in an on-screen display, wherein the basic character-forming pattern has a meander shape.

Pro styk operátora s počítačem se nejčastěji užívá klávesnice a obrazovkového displeje. Stínítko obrazovky slouží k vizuálnímu vytváření abecedně-číslicových znaků, uspořádaných nejčastěji ve tvaru bodové mozaiky s rozdílným počtem bodů ve vodorovném a svislém směru. Generování znaků na stínítku obrazovky se děje periodicky a synchronně s časovým rozkladem pohybu elektronového paprsku, který je obvykle řízen magnetickým polem, vytvářeným ve vychylovacích cívkách obrazovky. Většinou se používá geometrického uspořádání pohybu paprsku na stínítku obrazovky ve tvaru řádkového rastru, kdy elektronický paprsek je vychylován od levého okraje obrazovky k pravému okraji, pak se paprsek vrací zpět k levému okaji a generuje se nový řádek rastru, který je oproti předchozímu posunut směrem ke spodnímu okraji obrazovky. Postupným řízením paprsku se dosáhne rovnoměrného pokrytí celého stínítka obrazovky.The keypad and the on-screen display are most often used for the operator's contact with the computer. The screen shade is used for visual creation of alphabetic-numeric characters, most often arranged in the form of a dot mosaic with different number of dots in horizontal and vertical direction. The generation of characters on the screen of the screen takes place periodically and synchronously with the temporal decomposition of the movement of the electron beam, which is usually controlled by the magnetic field generated in the deflection coils of the screen. Usually, a geometrical arrangement of beam motion on a screen screen in the form of a line grid is used, where the electronic beam is deflected from the left edge of the screen to the right edge, then returns the beam back to the left scale and generates a new raster line that the bottom of the screen. Gradual beam control achieves uniform coverage of the entire screen.

Při tomto způsobu vytváření řádkového rastru je nutné zobrazovat abecedně-číslioové znaky postupně. Jestliže vytváříme znak v základní bodové matici např. 5x7, pak je třebe generovat videosignál pro jasovou modulaci obrazovky, který je sestaven v souladu s horizontálním řízením paprsku na stínítku obrazovky a to tím způsobem, že přes generátor znaků je do registru ukládána informace o prvním řádku prvního znaku, pak informace o prvním řádku druhého znaku atd., až nakonec informace o prvním řádku posledního znaku v textovém řádku obrazovkového displeje.In this way of creating a line raster it is necessary to display the alphanumeric characters sequentially. If we create a character in a basic dot matrix, eg 5x7, then it is necessary to generate a video signal for luminance modulation of the screen, which is built in accordance with the horizontal beam control on the screen, by storing information on the first line through the character generator first character, then information about the first line of the second character, etc., until finally information about the first line of the last character in the text line of the on-screen display.

Pak nastává zobrazování druhého dílčího řádku prvního znaku, druhého dílčího řádku druhého znaku atd., až nakonec druhého řádku posledního znaku v textovém řádku. TímtoThen, the second sub-line of the first character, the second sub-line of the second character, etc., is displayed, until finally the second line of the last character in the text line. Hereby

2052ÓÓ způsobem se zobrazuje i poslední, podle příkladu sedmý řádek rastru textového řádku. Z uvedeného vyplývá, že paměí znaků, jejichž kapacita odpovídá celkovému počtu zobrazovaných zna ků, musí být pro zobrazení jednoho textového znaku vybírána sedmkrát v určitém bloku t.éto paměti, kde jsou uloženy kódy znaků právě zobrazovaného textového řádku. Tato skutečnost klade značné nároky nu rychlost řídicích obvodů paměti i pamět samotnou.The last, in the example, the seventh line of the text line raster is shown in this manner. This implies that a character memory whose capacity corresponds to the total number of displayed characters must be selected seven times in a block of that memory to display one text character, where the character codes of the currently displayed text line are stored. This places considerable demands on the speed of both the memory control circuits and the memory itself.

iand

Pro generaci znaků v obrazovkových displejích se obvykle užívá pevná pamět, kde znaky jsou vhodně zvoleným způsobem předem zakódovány. Kapacita těchto pamětí, vyrobených převážně z MOS obvodů, je obvykle kolem 3.10^ bitů. Režim výběru informace z těchto ROM pamětí může být odlišný.Usually, a fixed memory is used for generating characters in on-screen displays, wherein the characters are pre-coded in a suitably selected manner. The capacity of these memories, made predominantly from MOS circuits, is typically about 3.10 bit bits. The mode of selecting information from these ROMs may be different.

Způsob zobrazování abecedně-číslicových znaků na stínítku obrazovky s užitím popsaného televizního rozkladu paprsku mé četné nevýhody, spočívající především v nutnosti vybavení displeje pamětí RAM s krátkou vybavovací dobou, k nimž náleží řídicí obvody, které zvětšují objem a cenu takového zařízení.The method of displaying alphanumeric characters on a screen using the described TV-ray decomposition has a number of disadvantages, in particular the need to provide a display of short-time RAMs, which include control circuits that increase the volume and cost of such a device.

Naproti tomu je známý systém pro vychylování elektronového paprsku na stínítku obrazov ky, kdy paprsek na stínítku je vytvářen meandrovitě a zobrazovaný znak je zobrazen v jednom uceleném časovém intervalu. Vzhledem k tomu, že kód zobrazovaného znaku je vybírán za jeden cyklus zobrazení pouze jednou, lze s výhodou užít v displeji pouze paměí na jeden znak.On the other hand, a system for deflecting an electron beam on the screen of a screen is known, wherein the beam on the screen is formed meanderingly and the displayed character is displayed in a single time interval. Since the code of the displayed character is selected only once per display cycle, it is advantageous to use only one character memory in the display.

Kód znaku je synchronizačním impulsem přepsán z hlavní paměti do paměti znaku v krátkém časovém předstihu před kresbou meandrovítého obrazce, tvořícího podkladový obrazec znaku. Paměl pro displej je pak součásti hlavní paměti zařízeni, např. inteligentního terminálu.The character code is overwritten by the synchronization pulse from the main memory into the character memory shortly before the drawing of the meandering pattern forming the underlying pattern of the character. The display memory is then part of the main memory of the device, such as an intelligent terminal.

Dosud známé obvody pro vytváření videosignálu pro obrazovkové displeje s tvorbou řádkového rastru na stínítku obrazovky nelze v případě zobrazovacího systému s meandrovitým obrazcem použít.The previously known video signal circuits for on-screen displays with a line pattern on the screen cannot be used in a meandering-image display system.

Generování videosignálu v obrazovkovém displeji s meandrovitým vytvářením Základního obrazce je umožněno zapojením obvodů pro generaci videosignálu, podle vynálezu, jehož podstata spočívá v tom, že první výstup oscilátoru je připojen na první vstup pátého hradla a současně na první vstup jedenáctého hradla, zatímco první inversní výstup oscilátoru je připojen na první vstup sedmého hradla a současně na první vstup patnáctého hradla, přičemž první výstup prvního čítače je připojen na druhý vstup prvního hradla a současně na třetí vstup sedmého hradla, přičemž druhý vstup tohoto hradla je spojen s třetím inversním výstupem prvního čítače a současně s druhým vstupem třetího hradla, zatímco druhý výstup prvního čítače je připojen na první vstup třetího hradla, přičemž výstup tohoto hradla je přes druhý invertor připojen na první vstup čtrnáctého hradla, zatímco druhý výstup prvního čítače je připojen na první vstup prvního hradla, přičemž jeho výstup je přes první invertor připojen oa druhý vstup pátého hradla a současně' na druhý vstup jedenáctého hradla, přičemž výstup pátého hradla je spojen s prvním vstupem šestého hradla, zatímco výstup tohoto hradla je připojen na první vstup osmého hradla, přičemž druhý vstup tohoto hradla je spojen s výstupem sedmého hradla, zatímco výstup osmého hradla je spojen s druhým vstupem šestého hradla a současně s druhým vstupem patnáctého hradla, přičemž první výstup druhého čítače je spojen s prvním vstupem devátého hradla, druhým vstupem sedmnáctého hradla a sedmým vstupem generátoru znaků, zatímco druhý výstup druhého čítače je spojen s druhým vstupem devátého hradla a současně s osmým vstupem generátoru znaků, přičemž třetí výstup druhé ho čítače je přiveden na třetí vstup devátého hradla a devátý vstup generátoru znaků, přičemž výstup devátého hradla je spojen s třetím vstupem jedenáctého hradla, zatímco čtvrtý vstup tohoto hradla je spojen s šestým výstupem třetího čítače a současně se třetím vstupem čtrnáctého hradla a čtvrtým vstupem patnáctého hradla, přičemž první inversní výstup druhého čítače je spojen s druhým vstupem desátého hradla a třetím vstupem sedmnáctého hradla, zatímco druhý inversní výstup druhého čítače je připojen na třetí vstup desátého hradla, přičemž první vstup tohoto hradla je spojen s třetím inversním výstupem druhého čítače, zatímco výstup desátého hradla je spojen se třetím vstupem pátého hradla a součas3 ně se vstupem třetího invertoru, jehož výstup je spojen s^druhým vstupem čtrnáctého hradla, přičemž výstup tohoto hradla je připojen na vstup pátého invertoru a současně na vstup procesorové jednotky, přičemž výstup pátého invertoru je připojen na sedmý vstup paměti kódu znaku, zatímco výstup patnáctého hradla je připojen na sedmý vstup prvního registru zobra-? zení a současně na sedmý vstup druhého registru zobrazení, přičemž výstup jedenáctého hradla je pres čtvrtý invertor připojen na šestý vstup prvního registru zobrazení a současně na šestý vstup druhého registru zobrazení, zatímco první výstup, druhý výstup, třetí výstup ... až šestý výstup procesorové jednotky je spojen s prvním vstupem, druhým vstupem, třetím vstupem ... až šestým vstupem paměti kódu znaku, přičemž první výstup, druhý výstup ... až šestý výstup paměti kódu znaku je spojen s prvním vstupem, druhým vstupem ... až šestým vstupem generátoru znaků, přičemž první výstup tohoto generátoru znaků je spojen s prvním vstupem prvního registru zobrazení a současně s pátým vstupem druhého registru zobrazení, zatímco druhý výstup generátoru znaků je spojen s druhým vstupem prvního registru zobrazení a současně se čtvrtým vstupem druhého registru zobrazení, přičemž třetí výstup generátoru znaků je spojen s třetím vstupem prvního registru zobrazení a třetím vstupem druhého registru zobrazení, zatímco čtvrtý výstup generátoru znaků je spojen s čtvrtým vstupem prvního registru zobrazení a současně s druhým vstupem druhého registru zobrazení, přičemž pátý výstup generátoru znaků je připojen na pátý vstup prvního registru zobrazení a současně na první vstup druhého registru zobrazení, přičemž výstup toho o registru zobrazení je připojen na čtvrtý vstup sedmnáctého hradla, zatímco na první vstup tohoto hradla je připojen výstup prvního registru zobrazení, přičemž výstup sedmnáctého hradla je připojen na vstup obvodu pro posuv fáze, přičemž výstup toho .o obvodu je připojen na vstup monostabilního obvodu, opatřeného výstupem pro generaci videosignálu pro jasovou modulaci obrazovky displeje.The generation of the video signal in the meander-based on-screen display is made possible by connecting the video generation circuits of the invention, wherein the first oscillator output is connected to the first input of the fifth gate and simultaneously to the first input of the eleventh gate, while the first inverse output an oscillator is connected to the first input of the seventh gate and simultaneously to the first input of the fifteenth gate, the first output of the first counter being connected to the second input of the first gate and simultaneously to the third input of the seventh gate; simultaneously with the second input of the third gate, while the second output of the first counter is connected to the first input of the third gate, the output of this gate being connected via the second inverter to the first input of the fourteenth gate, while the second output of the first counter is connected to the first input of the first gate, its output being connected via the first inverter to the second input of the fifth gate and simultaneously to the second input of the eleventh gate, the output of the fifth gate being connected to the first input of the sixth gate. a first input of the eighth gate, the second input of this gate being coupled to the output of the seventh gate, while the output of the eighth gate connected to the second input of the sixth gate and simultaneously to the second input of the fifteenth gate; the seventh gate input and the seventh character generator input, while the second output of the second counter is coupled to the second input of the ninth gate and simultaneously to the eighth input of the character generator, the third output of the second counter being connected to the third input of the ninth gate and the ninth input of the character generator wherein the output of the ninth gate is connected to the third input of the eleventh gate, while the fourth input of this gate is connected to the sixth output of the third counter and simultaneously to the third input of the fourteenth gate and the fourth input of the fifteenth gate; and a third input of the seventeenth gate while the second inverse output of the second counter is connected to the third input of the tenth gate, the first input of this gate being connected to the third inverse output of the second counter, while the tenth gate output is connected to the third input of the fifth gate a third inverter whose output is connected to a second input of a fourteenth gate, the output of which is connected to the input of the fifth inverter and simultaneously to the input of the processing unit, the output of the fifth inverter being connected to the seventh memory input character code, while the output of the fifteenth gate is connected to the seventh input of the first register-? the output of the eleventh gate is connected via the fourth inverter to the sixth input of the first display register and simultaneously to the sixth input of the second display register, while the first output, the second output, the third output ... to the sixth processor output unit is connected to the first input, second input, third input ... to sixth character code memory input, the first output, second output ... to sixth character code memory output is connected to the first input, second input ... to sixth the input of the character generator, the first output of the character generator being coupled to the first input of the first display register and the fifth input of the second display register, while the second output of the character generator is coupled to the second input of the first display register and the fourth input of the second display register; third output gene The character generator is coupled to the third input of the first display register and the third input of the second display register, while the fourth output of the character generator is coupled to the fourth input of the first display register and simultaneously to the second input of the second display register. and at the same time, to the first input of the second display register, the output of that display register is connected to the fourth input of the seventeenth gate, while to the first input of the gate the output of the first display register is connected, wherein the output of said circuit is connected to the input of a monostable circuit provided with an output for generating a video signal for luminance modulation of the display screen.

Výhodou zapojení obvodů pro generaci videosignálu v obrazovkovém displeji je skutečnost, že lze užít běžně vyráběných generátorů znaků jako pevné paměti znaků a pomocí dvou posuvných registrů nebo jednoho registru obousměrného vytvářet potřebnou impulsní posloupnost videosignálu. Velkou výhodou je malý počet logických integrovaných obvodů potřebných pro získání videosignálu a celková jednoduchost zobrazovací jednotky s obrazovkou.The advantage of wiring the video signal generation circuitry in the on-screen display is that commercially available character generators can be used as a fixed character memory, and use two shift registers or one bidirectional register to generate the necessary pulse sequence of the video signal. The big advantage is the small number of logic integrated circuits needed to obtain the video signal and the overall simplicity of the display screen.

Příklad zapojení obvodů pro generaci videosignálu v obrazovkovém displeji podle vynálezu je uveden na připojeném výkrese.An example of a circuit for generating a video signal in an on-screen display according to the invention is shown in the attached drawing.

V uvedeném příkladě je nakreslena část časového zdroje obrazovkového displeje, kde základní oscilátor OSC generuje na svém výstupu 001 tvarované synchronizační impulsy, které jsou přiváděné na vstup 004 prvního čítače CTI . přičemž výstup 01 1 toho'.o čítače je připojen na vstup 012 druhého čítače CT2. který je svým výstupem 019 propojen se vstupem 020 třetího čítače CT3. Čítače CTI. CT2 a CT3 tvoří kaskádu děličů kmitočtu. První výstup 002 oscilátoru OSC je připojen na první vstup 51 pátého hradla H5 a současně na první vstup 111 jedenáctého hradla H11. zatímco první invershí výstup 003 oscilátoru OSC je připojen na první vstup 71 sedmého hradla H7 a současně na první vstup 151 patnáctého hradla H15. přičemž první výstup 005 prvního čítače CTI je připojen na druhý vstup 12 prvního hradla H1 a současně na třetí vstup 73 sedmého hradla H7.In the example shown, a portion of the on-screen display time source is plotted where the OSC base oscillator generates at its output 001 shaped sync pulses that are applied to input 004 of the first CTI counter. wherein the counter output 011 of the counter is connected to the input 012 of the second counter CT2. which is connected by its output 019 to the input 020 of the third counter CT3. CTI counters. CT2 and CT3 form a cascade of frequency dividers. The first output 002 of the OSC oscillator is connected to the first input 51 of the fifth gate H5 and simultaneously to the first input 111 of the eleventh gate H11. while the first inverse output 003 of the OSC oscillator is connected to the first input 71 of the seventh gate H7 and at the same time to the first input 151 of the fifteenth gate H15. wherein the first output 005 of the first counter CTI is connected to the second input 12 of the first gate H1 and simultaneously to the third input 73 of the seventh gate H7.

Druhý vstup 72 toho o hradla je spojen s třetím inversním výstupem 010 prvního čítače CTI a současně s druhým vstupem 32 třetího hradla H3. zatímco druhý výstup 007 prvního čítače CTI je připojen na první vstup 31 třetího hradla HJ, přičemž výstup 33 tohoto hradla je přes druhý invertor H4 připojen na první vstup 141 čtrnáctého hradla, zatímco druhý výstup 009 prvního čítače CTI je připojen na první vstup 11 prvního hradla H1, přičemž jeho výstup 13 je přes první invertor H2 připojen na druhý vstup 52 pátého hradla HŽ a současně na druhý vstup 112 jedenáctého hradla H11 .The second gate 72 of this o gate is connected to the third inverse output 010 of the first counter CTI and simultaneously with the second input 32 of the third gate H3. while the second output 007 of the first counter CTI is connected to the first input 31 of the third gate HJ, the output 33 of which is connected via the second inverter H4 to the first input 141 of the fourteenth gate, while the second output 009 of the first counter CTI is connected to the first input 11 of the first gate H1, its output 13 being connected via the first inverter H2 to the second input 52 of the fifth gate HZ and simultaneously to the second input 112 of the eleventh gate H11.

Výstup pátého hradla H5 je spojen s prvním vstupem 61 šestého hradla H6. zatímco výstup 63 tohoto hradla je připojen na první vstup 81 osmého hradla H8. přičemž druhý vstup tohoto hradla je spojen s výstupem 74 sedmého hradla. H7. zatímco výstup 83 osmého hradlaThe output of the fifth gate H5 is connected to the first input 61 of the sixth gate H6. while the outlet 63 of this gate is connected to the first input 81 of the eighth gate H8. the second inlet of the gate being connected to the outlet 74 of the seventh gate. H7. while output 83 of the eighth gate

H8 je spojen s druhým vstupem 62 šestého hradla H6 a současně s druhým vstupem 152 patnáctého hradla H15.H8 is connected to the second inlet 62 of the sixth gate H6 and simultaneously to the second input 152 of the fifteenth gate H15.

Prvni výstup 0U druhého čítače CT2 je spojen s prvním vstupem devátého hradla Hg, druhým vstupem 172 sedmnáctého hradla H17 a sedmým vstupem 507 generátoru znaků ROM, zatímco druhý výstup 015 druhého čítače CT2 je spojen s druhým vstupem 92 devátého hradla Hg a současně s osmým vstupem 508 generátoru znaků ROM, přičemž třetí výstup 017 druhého čítače CT2 je přiveden na třetí vstup gg devátého hradla Hg a devátý vstup 509 generátoru znaků ROM, přičemž výstup g4 devátého hradla Hg jé spojen s třetím vstupem 113 jedenáctého hradla H11.The first output 0U of the second counter CT2 is connected to the first input of the ninth gate Hg, the second input 172 of the seventeenth gate H17 and the seventh input 507 of the character generator ROM, while the second output 015 of the second counter CT2 is connected to the second input 92 of the ninth gate Hg. 508 of the ROM character generator, wherein the third output 017 of the second counter CT2 is applied to the third input gg of the ninth gate Hg and the ninth input 509 of the ROM generator, the output g4 of the ninth gate Hg is connected to the third input 113 of the eleventh gate H11.

Čtvrtý vstup tohoto hradla 114 je spojen s šestým výstupem 026 třetího čítače CT3 a současně se třetím vstupem 143 čtrnáctého hradla H14 a čtvrtým vstupem 154 patnáctého hradla Hlg, přičemž první inversní výstup 014 druhého čítače CT2 je spojen s druhým vstupem 102 desátého hradla H10 a třetím vstupem 173 sedmnáctého hradla H17. zatímco druhý inversní výstp 016 druhého čítače CT2 je připojen na třetí vstup 103 desátého hradla H10. přičemž první vstup 101 tohoto hradla je spojen se třetím inversním výstupem 018 druhého čítače CT2. Výstup 104 desátého hradla H10 je spojen se třetím vstupem 153 pátého hradla H5 a současně se vstupem 131 třetího invertoru H13. jehož výstup 122 je spojen s druhým vstupem 142 čtrnáctého hradla H14. přičemž výstup 144 tohoto hradla je připojen na vstup 161 pátého invertoru 1!16 a současně na vstup 200 procesorové jednotky CPU, přičemž výstup 162 pátého invertoru 1-116 je připojen na sedmý vstup 307 paměti kódu znaku PKZ. zatímco výstup 155 patnáctého hradla H15 je připojen na sedmý vstup 707 prvního registru zobrazení RGZ1 a současně na sedmý vstup 807 druhého registru zobrazení RGZ2. přičemž výstup 115 jedenáctého hradla H11 je přes čtvrtý invertor H12 připojen na šestý vstup 706 prvního registru zobrazení RGZ1 a současně na šestý vstup 806 druhého registru zobrazení RGZ2. zatímco první výstup 201. druhý výstup 202. třetí výstup 203 ... až šestý vstup 206 procesorové jednotky CPU je spojen s prvním vstupem 301. druhým vstupem 302. třetím vstupem 303 ... až šestým vstupem 306 paměti kódu znaku PKZ. přičemž první výstup 401. druhý výstup 402 ... až šestý výstup 406 paměti kódu znaku PKZ je spojen s prvním vstupem 501. druhým vstupem 502 ... až šestým vstupm 506 generátoru znaků ROM, přičemž první výstup 601 tohoto generátoru znaků je spojen s prvním vstupem 701 prvního registru zobrazení RGZ1 a současně s pátým vstupem 805 druhého registru zobrazení RGZ2. zatímco druhý výstup 602 generátorů znaků ROM je spojen s druhým vstupem 702 prvního registru zobrazení RGZ1 a současně se čtvrtým vstupem 804 druhého registru zobrazení RGZ2. přičemž třetí výstup 603 generátorů znaků ROM je spojen s třetím vstupem 703 prvního registru zobrazení RGZ1 a třetím vstupem 803 druhého registru zobrazení RGZ2. zatímco čtvrtý výstup 604 generátorů znaků ROM je spojen s čtvrtým vstupem 704 prvního registru zobrazení RGZ1 a současně s druhým vstupem 802 druhého registru zobrazení RGZ2, přičemž pátý výstup 605 generátorů znaků KOM je připojen na pátý vstup 705 prvního registru zobrazení RGZ1 a současně na první vstup 801 registru zobrazení RGZ2. přičemž výstup 808 tohoto registru zobrazení je připojen na čtvrtý vstup 174 sedmnáctého hradla H17. zatímco na první vstup 171 tohoto hradla je připojen výstup 708 prvni.no registru zobrazení RGZ1 . přičemž výstup 175 sedmnáctého hradla H17 je připojen na vstup 181 obvodu pro posuv fáze P7, přičemž výstup 182 tohoto obvodu je připojen na vstup 121 monostabilního obvodu MO. na jehož výstupu 192 se generuje videosignál VS pro jasovou modulaci obrazovky displeje.The fourth input of this gate 114 is coupled to the sixth output 026 of the third counter CT3 and simultaneously to the third input 143 of the 14th gate H14 and the fourth input 154 of the fifteenth gate H1g. entrance 173 of the 17th gate H17. while the second inverse output 016 of the second counter CT2 is connected to the third input 103 of the tenth gate H10. wherein the first gate input 101 is coupled to the third inverse output 018 of the second counter CT2. The output 104 of the tenth gate H10 is coupled to the third input 153 of the fifth gate H5 and simultaneously to the input 131 of the third inverter H13. whose outlet 122 is connected to the second inlet 142 of the fourteenth gate H14. wherein the gate output 144 is connected to the input 161 of the fifth inverter 1116 and simultaneously to the input 200 of the CPU, wherein the output 162 of the fifth inverter 1116 is connected to the seventh input 307 of the PKZ character code memory. while the output 155 of the 15th gate H15 is connected to the seventh input 707 of the first display register RGZ1 and simultaneously to the seventh input 807 of the second display register RGZ2. wherein the output of the eleventh gate H11 is coupled via the fourth inverter H12 to the sixth input 706 of the first display register RGZ1 and simultaneously to the sixth input 806 of the second display register RGZ2. while the first output 201, the second output 202, the third output 203 ... to the sixth input 206 of the CPU is coupled to the first input 301, the second input 302, the third input 303 ... to the sixth input 306 of the PKZ character code memory. wherein the first output 401. the second output 402 ... to the sixth character code output 406 of the PKZ code is coupled to the first input 501. the second input 502 ... to the sixth input 506 of the ROM character generator, the first output 601 of the character generator being associated with by the first input 701 of the first display register RGZ1 and simultaneously with the fifth input 805 of the second display register RGZ2. while the second ROM character generator output 602 is coupled to the second input 702 of the first RGZ1 display register and simultaneously to the fourth input 804 of the second RGZ2 display register. wherein the third ROM character generator output 603 is coupled to a third input 703 of the first display register RGZ1 and a third input 803 of the second display register RGZ2. while the fourth ROM character generator output 604 is coupled to the fourth input of the first RGZ1 display register 704 and the second input of the second RGZ2 display register 802 at the same time; 801 register display RGZ2. wherein output 808 of this display register is coupled to fourth input 174 of the seventeenth gate H17. while the first input 171 of this gate is connected to the output 708 of the first register of the RGZ1 display register. wherein the output 175 of the 17th gate H17 is connected to the input 181 of the phase shift circuit P7, the output 182 of which is connected to the input 121 of the monostable circuit MO. at whose output 192 a video signal VS is generated for luminance modulation of the display screen.

Činnost obvodu podle výkresu je následující:The operation of the circuit according to the drawing is as follows:

Na výstupu 144 čtrnáctého hradla H14 se generuje impuls ZZN. kte-ý značí začátek znaku. V době nástupní hrany je vystaven kód znaku na výstupech 201 až 20.6 procesorové jednotky CPU a následující sestupnou hranou impulsu ZZN je informace přepsána přes vstupy 301 ež 306 do paměti kódu znaku PKZ. Z výstupů 401 až 406 paměti kódu znaku PKZ je informace přivedena na vstupy 501 až 506 generátoru znaků ROM. Časové kódování ROM je uskutečňováno pomocí signálů A, B, C, které jsou generovány druhým čítačem CT2.A ZZN pulse is generated at the output 144 of the 14th gate H14. which marks the beginning of a character. At the leading edge time, the character code is output at the CPUs 201 to 20.6, and the subsequent falling edge of the ZZN pulse is overwritten via inputs 301 to 306 into the PKZ character code memory. From the PKZ character code memory outputs 401 to 406, the information is input to the ROM character generator inputs 501 to 506. The ROM time coding is performed using signals A, B, C, which are generated by the second counter CT2.

Výstupy 601 až 605 generátoru znaků ROM obsahují paralelní - v daném případě pětibitové - slovo, které obsahuje údaj o tom, které body příslušného řádku zobrazovaného znaku budou jasově modulovány. Výstup 601 až 605 je připojen na vstupy 701 až 705 prvního registru zobrazení RGZ1 a současně na vstupy 801 až 805 druhého registru zobrazení RGZ2. Posuvné registry RGZ1 a RGZ2 přebírají pětíbitové slovo podle výskytu zápisového impulsu, který se generuje na výstupu 122 čtvrtého invertoru H12.The ROM character generator outputs 601 to 605 contain a parallel - in this case a five-bit - word that contains information about which points of the respective line of the displayed character will be modulated brightly. Output 601 to 605 is coupled to inputs 701 to 705 of the first RGZ1 display register and simultaneously to inputs 801 to 805 of the second RGZ2 display register. The shift registers RGZ1 and RGZ2 take the five-bit word according to the occurrence of the write pulse that is generated at the output 122 of the fourth inverter H12.

Vstupy posuvného registru RGZ1 a RGZ2 jsou spojeny tak, že první vstup 701 prvního registru zobrazení RGZ1 je spojen s pátým vstupem 805 druhého registru zobrazení RGZ2. druhý vstup 702 je spojen se čtvrtým vstupem 804. třetí vstup 703 je spojen se třetím vstupem 803. čtvrtý vstup 704 je spojen s druhým vstupem 802 a konečně pátý vstup 705 p vního registru zobrazení RGZ1 je spojen s prvním vstupem 801 druhého registru zobrazení RGZ2. Výstup 708 prvního registru zobrazení RGZ1 je časován signálem A z prvního výstupu 013 druhého čítače CT2. výstup 808 druhého registru zobrazení RGZ2 je časován z prvního inversního výstupu 014 druhého čítače CT2. Výběr informace, tj. sériově uspořádané slovo, je přítomno na výstupu 175 sedmnáctého hradla H17. které představuje positivní logický člen typu AND - OR - INVERT.The shift register inputs RGZ1 and RGZ2 are coupled such that the first input 701 of the first display register RGZ1 is coupled to the fifth input 805 of the second display register RGZ2. the second input 702 is coupled to the fourth input 804. the third input 703 is coupled to the third input 803. the fourth input 704 is coupled to the second input 802 and finally the fifth input 705 of the first display register RGZ1 is coupled to the first input 801 of the second display register RGZ2. The output 708 of the first display register RGZ1 is timed by signal A from the first output 013 of the second counter CT2. output 808 of the second display register RGZ2 is timed from the first inverse output 014 of the second counter CT2. A selection of information, i.e., a serially ordered word, is present at output 175 of the seventeenth gate H17. which represents a positive AND-OR-INVERT logic.

První pětice bitů, získaná v časovém signálu A_;je uspořádána shodně s výstupy 601 až 605 generátoru znaků ROM, druhá pětice bitů, získaná v časovém intervalu odpovídajícím negaci signálu A, je uspořádána v opačném směru s výstupy generátoru znaků ROM. Tento požadavek je ve shodě s pohybem elektronového paprsku na stínítku obrazovky, kdy v prvním řádku znaku je pohyb paprsku zleva doprava, ve druhém řádku znaku je pohyb ve směru opačném, tj. zprava doleva, až se vytvoří celá meandrovitý obrazec pro jeden znak.The first five bits obtained in time signal A _; The second five bits obtained in a time interval corresponding to the negation of the signal A are arranged in the opposite direction with the outputs of the ROM character generator. This requirement is consistent with the movement of the electron beam on the screen, where in the first line of the character there is movement of the beam from left to right, in the second line of the motion there is movement in the opposite direction, ie right to left.

Výstup 175 sedmnáctého hradla H17 je přiveden na vstup 181 obvodu pro posuv fáze PF. Obvod pro posuv fáze umožňuje plynulou změnu zpoždění signálu pro modulaci obrazovky a slouží ke kompenzaci časového zpoždění rozkladových obvodů. Výstup 182 obvodu pro posuv fáze PF je připojen na vstup 191 monostabilního obvodu MO, na jehož výstupu 192 je generován videosignál VS, který je jasově modulována obrazovka.The output 175 of the 17th gate H17 is applied to the input 181 of the phase shift circuit PF. The phase shift circuit allows a continuous change in the delay of the signal to modulate the screen and serves to compensate for the delay time of the decomposition circuits. The output 182 of the phase shift circuit PF is connected to the input 191 of the monostable circuit MO, at the output 192 of which a video signal VS is generated which is a brightly modulated screen.

Zapojení obvodů do generaci videosignálu lze modifikovat tím, že první registr zobrazení RGZ1 i druhý registr zobrazení RGZ2. které jsou jednosměrně posuvné, jsou nahrazeny jedním registrem obousměrně posuvným, přičemž směr posuvu je určován časovým signálem A nebo jeho negací.The circuitry of the video signal generation can be modified by providing both the first RGZ1 display register and the second RGZ2 display register. which are unidirectionally displaceable, are replaced by one bidirectionally displaceable register, wherein the displacement direction is determined by timing signal A or its negation.

Claims

SUBJECT OF THE INVENTION

1. Connection of video signal generating circuitry in an on-screen display consisting of a clock pulse oscillator, frequency dividers, logic gates, character code memory, character generator and shift registers, characterized in that the first oscillator (002) output (002) is connected to the first input (51) of the fifth gate (H5) and simultaneously to the first input (111) of the eleventh gate (H11), while the first inverse output (003) of the oscillator (OSC) is connected to the first input (71) of the seventh gate (H7) simultaneously to the first input (151) of the fifteenth gate (H15), the first output (005) of the first counter (CTI) being connected to the second input (12) of the first gate (H1) and simultaneously to the third input (73) of the seventh gate (H7) wherein the second input (72) of the gate is coupled to the third inverse output (010) of the first counter (CT1) and simultaneously to the second input (32) of the third counter (H3), while the second output (007) of the first counter (CTI) is connected na prvn The input (31) of the third gate (H3), the output (33) of this gate being connected via the second inverter (H4) to the first input (141) of the fourteenth gate (H14), while the second output (009) of the first counter connected to the first input (11) of the first gate (H1), its output (13) being connected via the first inverter (H2) to the second input (52) of the fifth gate (H5) and simultaneously to the second input (112) of the eleventh gate (H1J) ), the output (53) of the fifth gate (H5) being connected to the first input (61) of the sixth gate (H6), while the outlet (63) of this gate is connected to the first input (81) of the eighth gate (H8), (82) of this gate is connected to the outlet (74) of the seventh gate (H7), while the outlet (83) of the eighth gate (H8) is connected to the second inlet (62) of the sixth gate (H6) and simultaneously to the second inlet (152) gate (H15), the first input (013) of the second counter (CT2) being connected to the first input (91) of the ninth gate and (H9), a second input (172) of the seventeenth gate (H17) and a seventh input (507) of the character generator (ROM), while the second output (015) of the second counter (CT2) is connected to the second input (92) of the ninth gate (H9). ) and simultaneously with the eighth character generator (ROM) input (508), the third output (017) of the second counter (CT2) being coupled to the third input (93) of the ninth gate (H9) and the ninth character generator (ROM) input (509) wherein the outlet (94) of the ninth gate (H9) is connected to the third inlet (113) of the eleventh.

gate (H11), while the fourth inlet (114) of this gate is connected to the sixth output (026) of the third counter (CT3) and simultaneously to the third inlet (143) of the fourteenth gate (H14) and the fourth input (154) of the fifteenth gate (H15) wherein the first inverse output (014) of the second counter (CT2) is coupled to the second input (102) of the tenth gate (H10) and the third input (173) of the seventeenth gate (H17), while the second inverse output (016) of the second counter (CT2) is connected to a third input (103) of the tenth gate (H10), the first input (101) of this gate connected to the third inverse output (018) of the second counter (CT2), while the output (104) of the tenth gate (H10) is connected to the third inlet (153) of the fifth gate (H5) and simultaneously with the inlet (131) of the third inverter (H13), the output (132) of which is connected to the second inlet (142) of the fourteenth gate (H14); connected to input (161) of fifth inverter (Hló) and simultaneously to an input (200) of the CPU, wherein the output (162) of the fifth inverter (H16) is connected to the seventh input (307) of the character code (PKZ) memory, while the output (155) of the fifth gate (H15) is connected to the seventh input (707) of the first display register (RGZ1) and simultaneously to the seventh input (807) of the second display register (RGZ2), the output (115) of the eleventh gate (H11) being connected to the sixth input (706) through the fourth inverter (H12) ) of the first display register (RGZ1) and simultaneously to the sixth input (806) of the second display register (RGZ2), while the first output (201), the second output (202), the third output (203) ... to the sixth output (206) of the processing unit The CPU (CPU) is coupled to a first input (301), a second input (302), a third input (303) ... to a sixth input (306) of the character code (PKZ) memory, the first output (401), the second output ( 402) ... up to the sixth character code (PKZ) memory output (406) is coupled to the first input (50) 1), a second input (502) ... to a sixth input (506) of the character generator (ROM), the first output (601) of the character generator being connected to the first input (701) of the first register display (RGZ1) and simultaneously with the fifth input (805) of the second display register (RGZ2), while the second output (602) of the character generator (ROM) is coupled to the second input (702) of the first display register (RGZ1) 804) a second display register (RGZ2), wherein the third character generator output (603) (ROM) is coupled to the third input (703) of the first display register (RGZ1) and the third input (803) of the second display register (RGZ2), a fourth character generator (ROM) output (604) is coupled to a fourth input (704) of the first display register (RGZ1) and a second input (802) of the second display register (RGZ2), the fifth character generator (ROM) input (605) is connected to the fifth input (705) of the first register displayed (RGZ1) and simultaneously to the first input (801) of the second display register (RGZ2), the output (807) of this display register being connected to the fourth input (174) of the seventeenth gate (H17), while to the first input (171) of this gate the output (708) of the first display register (RGZ1) is connected, the output (175) of the seventh gate (H17) being connected to the input (181) of the phase shift circuit (PF), the output (182) of this wiring being connected to the input ( 191) a monostable circuit (MO) provided with an output (192) for generating a video signal (VS) for luminance modulation of the display screen.

2. Circuit connection after generation of the video signal in the on-screen display according to claim 1, characterized in that the display register (RGZ) is bidirectionally sliding.