CS201717B1 - Zapojení řízeného zpožďovacího obvodu - Google Patents

Description

Vynález se týká zapojení řízeného zpožďovacího obvodu, který kromě využití ve všeobecné elektronice lze použít v elektronických regulátorech pro kontaktní ovládání trakčních vozidel v obvodech regulujících náběh brzdového proudu.

Dosud známá zapojení používají tranzistorové obvody, takže závislost zpoždění na řídicím napětí je jednak teplotně závislá, jednak závisí na parametrech použitých tranzistorů.

Tyto nevýhody odstraňuje zapojení zpožďovacího obvodu podle vynálezu. Podstata vynálezu spočívá v tom, že vstupní logická svorka obvodu je spojena přes blokovací diodu se vstupem zesilovače, dále je výstup zesilovače spojen přes sériovou kombinaci oddělovací diody a dělicího odporu s prvním vstupem komparátoru, který je dále propojen jednak se vstupní logickou svorkou přes sériovou kombinaci nabíjecí diody, a nabíjecího obvodu, jednak se svorkou pomocného napětí přes paralelní kombinaci kondenzátoru a časovacího odporu, dále je druhý vstup komparátoru spojen se zemní svorkou a jeho výstup s výstupní logickou svorkou.

Yýíwďw ftaeného zpožďovacího obvodu podle vynálezu je skutečnost, že zpoždění je prakticky nezávislé na teplotě a dále nezávisí na výměru součástek, takže je obzvlášť vhodné pro sériovou výrobu.

Příklad zapojení řízeného zpožďovacího obvodu podle vynálezu je zobrazen na připojeném výkrese. Vstupní logická svorka 20 je spojena přes blokovací diodu 5 se vstupem zesilovače 3, který je spojen přes vstupní odpor 7 se svorkou řídicího napětí 30 a přes zpětnovazební odpor 8 s výstupem zesilovače 3. Dále je výstup zesilovače 3 spojen přes sériovou kombinaci oddělovací diody 6 a dělicího odporu 10 s prvním vstupem 4’ komparátoru 4, který je dále propojen jednak se vstupní logickou svorkou 20 přes sériovou kombinaci nabíjecí diody 2 a nabíjecího odporu 9, jednak se svorkou pomocného napětí 50 přes paralelní kombinaci kondenzátoru 1 a časovacího odporu 11. Druhý vstup 4ⁿ komparátoru 4 je spojen se zemní svorkou a výstup komparátoru 4 je spojen s výstupní logickou svorkou 40 obvodu.

Funkce řízeného zpožďovacího· obvodu podle vynálezu je následující: Na vstupní logickou svorku 20 je přiváděn vstupní logický signál v polaritě + proti zemní svorce. Výstupní logický signál na výstupní logické svorce 40 má svoji týlovou hranu časově zpožděnou proti vstupnímu signálu o určitou dobu, která je závislá na velikosti řídicího napětí přiváděného na svorku řídicího napětí

30. Při nulovém řídicím napětí se pro vstupní logický signál o úrovni H nabije kondenzátor 1 na napětí dané vstahem:

U_c = R 10/<(R9 + R10) x U_H + U₅₀.

Vztah platí, zanedbá-li se úbytek na nabíjecí diodě 2 a oddělovací diodě 6 a dále vliv časovacího odporu 11, pro který platí vztah, že R 11 je mnohem větší než R 9 a R 11 je mnohem větší než R 10.

Změní-li vstupní signál svůj stav na logickou úroveň L, určuje vybíjení kondenzátorů 1 pouze časovači odpor 11, protože jak nabíjecí dioda 2, tak i oddělovací dioda 6 jsou uzavřeny. U oddělovací diody 6 je to dáno tím, že výstup zesilovače 3 je pomocí vstupního logického signálu přes blokovací diodu 5 přiveden do kladné saturace. Komparátor 4 překlopí, prochází-li napětí na jeho prvním vstú-

Claims (1)

1. Zapojení řízeného zpožďovacího obvodu obsahující odpory, kondenzátor, diody, zesilovač a komparátor, přičemž vstup zesilovače je spojen se svorkou řídicího napětí přes vstupní odpor a s výstupem zesilovače přes zpětnovazební odpor, vyznačené tím, že vstupní logická svorka (20) je spojena přes blokovací diodu (5) se vstupem zesilovače (3), jehož výstup je spojen přes sériovou kombinaci oddělovací diody (6) a dělicího odporu pu 4^! nulou. Tím je dáno základní zpoždění týlové hrany výstupního logického signálu proti vstupnímu.

   Je-li řídicí napětí nenulové, je také výstup zesilovače 3 nenulový a kondenzátor 1 se potom pro vstupní signál v úrovni H nabíjí na hodnotu danou přibližně vztahem (platí shodné omezující podmínky):

   U_c = (U_H . Rio + U_3v. Rg) / (Rg + Rxo) + U50, kde U_3v je výstupní napětí zesilovače ,3. Po změně stavu vstupního signálu na úroveň L probíhá vybíjení kondenzátorů 1 se stejnou časovou konstantou jako dříve, ale z jiné napěťové hladiny, takže i doba zpoždění týlu signálu je rozdílná. Odpory 7 a 8 určují zesílení zesilovače 3 a tím i průběh závislosti zpoždění týlu impulsu na řídicím napětí.

   VYNÁLEZU

   I (10) s prvním vstupem (4¹) komparátoru (4), který je dále propojen jednak se vstupní logickou svorkou (20) přes sériovou kombinaci nabíjecí diody (2) a nabíjecího odporu (9), jednak se svorkou pomocného napětí (50) přes paralelní kombinaci kondenzátorů (1) a časovacího odporu (11), dále je druhý vstup (4¹¹) komparátoru (4) spojen se zemní svorkou a jeho výstup s výstupní logickou svorkou (40).