CS201717B1

CS201717B1 - Connection of the controlled delaying circuit

Info

Publication number: CS201717B1
Application number: CS418378A
Authority: CS
Inventors: Jan Michl; Jaroslav Salivar; Zdenek Sindelar
Original assignee: Jan Michl; Jaroslav Salivar; Zdenek Sindelar
Priority date: 1978-06-26
Filing date: 1978-06-26
Publication date: 1980-11-28

Description

Vynález se týká zapojení řízeného zpožďovacího obvodu, který kromě využití ve všeobecné elektronice lze použít v elektronických regulátorech pro kontaktní ovládání trakčních vozidel v obvodech regulujících náběh brzdového proudu.The invention relates to a controlled delay circuit which, in addition to being used in general electronics, can be used in electronic controllers for contact control of traction vehicles in brake current control circuits.

Dosud známá zapojení používají tranzistorové obvody, takže závislost zpoždění na řídicím napětí je jednak teplotně závislá, jednak závisí na parametrech použitých tranzistorů.The hitherto known circuits use transistor circuits, so that the dependence of the delay on the control voltage is both temperature dependent and dependent on the parameters of the transistors used.

Tyto nevýhody odstraňuje zapojení zpožďovacího obvodu podle vynálezu. Podstata vynálezu spočívá v tom, že vstupní logická svorka obvodu je spojena přes blokovací diodu se vstupem zesilovače, dále je výstup zesilovače spojen přes sériovou kombinaci oddělovací diody a dělicího odporu s prvním vstupem komparátoru, který je dále propojen jednak se vstupní logickou svorkou přes sériovou kombinaci nabíjecí diody, a nabíjecího obvodu, jednak se svorkou pomocného napětí přes paralelní kombinaci kondenzátoru a časovacího odporu, dále je druhý vstup komparátoru spojen se zemní svorkou a jeho výstup s výstupní logickou svorkou.These disadvantages are overcome by the connection of the delay circuit according to the invention. SUMMARY OF THE INVENTION The input logic terminal of the circuit is connected via a blocking diode to the input of the amplifier, further the output of the amplifier is connected via a serial combination of the separating diode and the separating resistor to the first comparator input. the charging diode, and the charging circuit, both with the auxiliary voltage terminal via a parallel combination of capacitor and timing resistor, the second input of the comparator is connected to the ground terminal and its output to the output logic terminal.

Yýíwďw ftaeného zpožďovacího obvodu podle vynálezu je skutečnost, že zpoždění je prakticky nezávislé na teplotě a dále nezávisí na výměru součástek, takže je obzvlášť vhodné pro sériovou výrobu.According to the invention, the delayed circuit is a fact that the delay is practically temperature-independent and further independent of the size of the components, making it particularly suitable for series production.

Příklad zapojení řízeného zpožďovacího obvodu podle vynálezu je zobrazen na připojeném výkrese. Vstupní logická svorka 20 je spojena přes blokovací diodu 5 se vstupem zesilovače 3, který je spojen přes vstupní odpor 7 se svorkou řídicího napětí 30 a přes zpětnovazební odpor 8 s výstupem zesilovače 3. Dále je výstup zesilovače 3 spojen přes sériovou kombinaci oddělovací diody 6 a dělicího odporu 10 s prvním vstupem 4’ komparátoru 4, který je dále propojen jednak se vstupní logickou svorkou 20 přes sériovou kombinaci nabíjecí diody 2 a nabíjecího odporu 9, jednak se svorkou pomocného napětí 50 přes paralelní kombinaci kondenzátoru 1 a časovacího odporu 11. Druhý vstup 4ⁿ komparátoru 4 je spojen se zemní svorkou a výstup komparátoru 4 je spojen s výstupní logickou svorkou 40 obvodu.An example of a controlled delay circuit according to the invention is shown in the attached drawing. The input logic terminal 20 is coupled via a blocking diode 5 to an amplifier input 3, which is connected via an input resistor 7 to a control voltage terminal 30, and via a feedback resistor 8 to an amplifier output 3. Further, the amplifier 3 output is coupled via a series combination the resistor 10 with the first input 4 'of the comparator 4, which is further connected both to the input logic terminal 20 via a series combination of the charging diode 2 and the charging resistor 9 and to the auxiliary voltage terminal 50 via a parallel combination of capacitor 1 and timing resistor 11. 4 ^{n of the} comparator 4 is connected to the ground terminal and the output of the comparator 4 is connected to the output logic terminal 40 of the circuit.

Funkce řízeného zpožďovacího· obvodu podle vynálezu je následující: Na vstupní logickou svorku 20 je přiváděn vstupní logický signál v polaritě + proti zemní svorce. Výstupní logický signál na výstupní logické svorce 40 má svoji týlovou hranu časově zpožděnou proti vstupnímu signálu o určitou dobu, která je závislá na velikosti řídicího napětí přiváděného na svorku řídicího napětíThe function of the controlled delay circuit according to the invention is as follows: The input logic terminal 20 is supplied with an input logic signal in polarity + against the ground terminal. The output logic signal at the output logic terminal 40 has its rear edge time delayed against the input signal by a certain amount of time, which is dependent on the magnitude of the control voltage applied to the control voltage terminal.

30. Při nulovém řídicím napětí se pro vstupní logický signál o úrovni H nabije kondenzátor 1 na napětí dané vstahem:30. At zero control voltage, for the H-level logic input, capacitor 1 is charged to the voltage given by the load:

U_c = R 10/<(R9 + R10) x U_H + U₅₀.U _c = R 10 / <(R 9 + R 10) x U _H + U ₅₀ .

Vztah platí, zanedbá-li se úbytek na nabíjecí diodě 2 a oddělovací diodě 6 a dále vliv časovacího odporu 11, pro který platí vztah, že R 11 je mnohem větší než R 9 a R 11 je mnohem větší než R 10.The relationship applies if the loss on the charging diode 2 and the separating diode 6 is neglected, and the effect of the timing resistor 11, which has the relation that R 11 is much greater than R 9 and R 11 is much greater than R 10.

Změní-li vstupní signál svůj stav na logickou úroveň L, určuje vybíjení kondenzátorů 1 pouze časovači odpor 11, protože jak nabíjecí dioda 2, tak i oddělovací dioda 6 jsou uzavřeny. U oddělovací diody 6 je to dáno tím, že výstup zesilovače 3 je pomocí vstupního logického signálu přes blokovací diodu 5 přiveden do kladné saturace. Komparátor 4 překlopí, prochází-li napětí na jeho prvním vstú-If the input signal changes to a logic level L, the discharge of the capacitors 1 only determines the timing resistor 11, since both the charging diode 2 and the separating diode 6 are closed. In the case of the separating diode 6, this is due to the fact that the output of the amplifier 3 is brought to positive saturation by means of an input logic signal via the blocking diode 5. Comparator 4 flips when the voltage at its first input

Claims

Controlled delay circuit incorporating resistors, capacitor, diodes, amplifier, and comparator, the amplifier input being coupled to the control voltage terminal via an input resistor and the amplifier output via a feedback resistor, characterized in that the input logic terminal (20) is connected via a blocking diode ( 5) to the input of the amplifier (3), the output of which is connected via a series combination of the separating diode (6) and the separating resistor pu 4 ^! zero. This gives the basic delay of the rear edge of the output logic signal against the input.

If the control voltage is non-zero, the output of the amplifier 3 is also non-zero and the capacitor 1 is then charged for the input signal at the H-level to a value approximately given by (equally limiting conditions apply):

U _c = (U _H. Rio + U _3v . Rg) / (Rg + Rxo) + U50, where U _3v is the amplifier output voltage, 3. After changing the state of the input signal to the L level, the capacitors 1 are discharged with the same time constant as before, but from a different voltage level, so that the delay time of the rear of the signal is also different. Resistors 7 and 8 determine the amplification of the amplifier 3 and hence the course of the impulse delay delay on the control voltage.

OF THE INVENTION

I (10) with the first input (4 ¹ ) of the comparator (4), which is further connected both to the input logic terminal (20) through a serial combination of the charging diode (2) and the charging resistor (9) and to the auxiliary voltage terminal (50). ) through a parallel combination of capacitors (1) and timing resistor (11), further the second input (4 ¹¹ ) of the comparator (4) is connected to the ground terminal and its output to the output logic terminal (40).