KR940006092Y1

KR940006092Y1 - Power-on reset circuit

Info

Publication number: KR940006092Y1
Application number: KR2019890001051U
Authority: KR
Inventors: 김종기; 최영철
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1989-01-31
Filing date: 1989-01-31
Publication date: 1994-09-08
Also published as: KR900015046U

Abstract

내용 없음.No content.

Description

Power-on reset circuit

제1도는 종래의 기술에 따른 파워 온 리셋 회로도.1 is a power-on reset circuit diagram according to the prior art.

제2도는 제1도의 파워 온 리셋 회로의 전압 파형도.2 is a voltage waveform diagram of the power-on reset circuit of FIG.

제3도는 본 고안에 따른 파워 온 리셋 회로도.3 is a power-on reset circuit diagram according to the present invention.

제4도는 제3도의 파워 온 리셋 회로의 전압 파형도.4 is a voltage waveform diagram of a power-on reset circuit of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : :슈미트 트리거 2, 3 : 인버터1:: Schmitt trigger 2, 3: Inverter

C1, C2 : 캐패시터C1, C2: Capacitor

본 고안은 파워 온(Power On) 리세트 회로에 관한 것으로서, 특히 집적 회로를 제조할때 외부에 파워 온 리세트를 핀(pin)를 만들어 주지않고 집적회로 내부에서 정확한 리세트 신호를 발생하도록 한 파워 온 리세트회로에 관한 것이다.The present invention relates to a power on reset circuit. In particular, when fabricating an integrated circuit, a power reset is generated without generating a pin on the outside, thereby generating an accurate reset signal inside the integrated circuit. The present invention relates to a power-on reset circuit.

종래의 기술에 따른 파워 온 리세트 회로는 제1도에서와 같이 전압(VDD)이 저항(R)를 거쳐 캐패시터(C)를 통해 접지되는 동시에 집적 회로 내부의 슈미트 트리거(1)에 인가되도록 구성되었다.The power-on reset circuit according to the prior art is configured such that the voltage VDD is applied to the Schmitt trigger 1 inside the integrated circuit while the voltage VDD is grounded through the capacitor C through the resistor R as shown in FIG. It became.

이러한 회로의 동작은 다음과 같다. 파워를 온 시키면 우선 전압(VDD)은 저항(R)를 거쳐 캐패시터(C)에 충전을 시작하며 제1도에서 A로 표시한 곳의 전위는 "로우" 상태의 전압을 유지하여 슈미트 트리거(1)에는 로우상태의 전압이 입력됨으로서 슈미트 트리거(1)의 인버팅 동작에 의해 하이상태를 출력하게 된다. 전압(VDD)이 증가하면 캐패시터(C)의 충전 전압도 증가하며 제1도의 A점의 전위는 서서히 증가하여 슈미트 트리거에 입력되는데, 입력되는 전압이 트리거 포인트 이하의 전압이면 여전히 그 출력은 인버팅 동작에 의해 하이 상태를 유지하다가 A점 전위가 서서히 증가하여 트리거 포인트에 이르게 되면 슈미트 트리거(1)에 하이 상태가 입력되며 그 출력은 반전 동작에 의해 로우 상태가 출력됨으로, 제2도에서 상기 A점의 전위가 시작되는 시간부터 트리거 포인트에 해당하는 T1의 시간까지 파워 온 리세트를 위한 핀을 외부에서 만들어 주는 공정이 필요하거나 내부에서 저항(R)과 캐패시터(C)를 구현할때 적절한 저항(R)과 캐패시터(C)의 값을 구할 수 없어 정확한 레세트 신호를 만들 수 없는 결점이 있었다.The operation of this circuit is as follows. When the power is turned on, first, the voltage VDD starts to charge the capacitor C through the resistor R, and the potential indicated by A in FIG. 1 maintains the voltage in the "low" state, so that the Schmitt trigger (1) The low state voltage is input to the high voltage state by the inverting operation of the Schmitt trigger 1. As the voltage VDD increases, the charging voltage of the capacitor C also increases, and the potential at the point A in FIG. 1 gradually increases to be input to the Schmitt trigger. If the input voltage is less than the trigger point, the output is still inverting. The high state is input to the Schmitt trigger 1 when the point A potential gradually increases to reach the trigger point by the operation, and the low state is output by the inverting operation. An external process is required to make the pins for power-on reset from the time the point's potential starts to the time T1 corresponding to the trigger point, or when the resistors (R) and capacitors (C) are implemented internally, There was a drawback that the value of R) and capacitor (C) could not be obtained and an accurate reset signal could not be produced.

따라서 본 고안은 이와 같은 문제점을 해결하기 위한 것으로서, 본 고안의 목적은 파워 온 리세트 핀을 집적회로의 외부에 설치되지 않도록 회로 구성을 제공하는데 있다.Therefore, the present invention is to solve such a problem, an object of the present invention is to provide a circuit configuration so that the power-on reset pin is not installed outside the integrated circuit.

이하에서는 첨부 도면을 참조하여 본 고안의 내용을 상술한다.Hereinafter, with reference to the accompanying drawings will be described the contents of the present invention.

제3도와 제4도는 본 고안에 따른 리세트 회로도와 그에 따른 전압 파형도를 나타낸 것으로서, 입력이 전원(VDD)에 접속되어 트리거 포인트에 의한 타임 릴레이를 갖는 슈미트 트리거(1)와, 상기 전원(VDD)과 슈미트 트리거(1) 사이에 A점의 초기 상태를 결정짓는 캐패시터(C1)와 접속하고 신호의 위상 반전을 수행하는 인버터(2)의 입력단과 인버터(3)의 출력단에 접속되며, 인버터(2)의 출력단을 집적회로 내부의 리세트(RS)에 접속함과 아울러 인버터(3)의 입력단(B)과 접지 사이에 B점의 초기 상태를 결정짓는 캐패시터(C2)에 접속한다. 이와 같이 구성된 본 고안의 작용 효과는 다음과 같다.3 and 4 show a reset circuit diagram and a voltage waveform diagram according to the present invention, wherein a Schmitt trigger 1 having an input relay connected to a power supply VDD and having a time relay by a trigger point, and the power supply ( VDD) and the Schmitt trigger (1) are connected to the capacitor (C1) for determining the initial state of the point A and connected to the input terminal of the inverter (2) and the output terminal of the inverter (3) to perform the phase inversion of the signal, the inverter The output terminal of (2) is connected to the reset RS in the integrated circuit, and is connected to the capacitor C2 which determines the initial state of the point B between the input terminal B of the inverter 3 and the ground. Effects of the present invention configured as described above are as follows.

파워가 "온"이 되면 전원(VDD)이 캐패시터(C1)에 서서히 충전되고 동시에 슈미트 트리거(1)에 인가되어 캐패시터(C1) 양단은 초기값을 유지하려는 성질에 의해 A점은 제4도에 도시한 파형도에서와 같이 VDD곡선을 따라가고 B점은 O V를 유지한다. 즉 슈미트 트리거(1)는 트리거 포인트 이하의 전압이 걸리게 되어 그 출력은 캐패시터(C1)에 의해 전원(VDD) 곡선을 따라가게 된다.When the power is turned "on", the power supply VDD is slowly charged to the capacitor C1 and simultaneously applied to the Schmitt trigger 1 so that both points of the capacitor C1 maintain the initial value. As shown in the waveform diagram, the VDD curve is followed and the B point is maintained at OV. That is, the Schmitt trigger 1 receives a voltage below the trigger point, and its output follows the power supply VDD curve by the capacitor C1.

또한 B점은 인버터(2)에 의해 A점의 상태의 반전이 나타나게 되는데 캐패시터(C2)에 의한 충전이 기인되어 O V를 유지하게 된다. 전압(VDD)이 더욱 증가하여 슈미트 트리거(1)에 트리거 포인트(Vthsch) 이상의 전압이 걸리면 슈미트 트리거(1)는 하이 상태가 입력되며 그 출력은 반전 동자게 의해 로우 상태를 유지하게 되어 A점의 전위는 캐패시터(C1)에서의 하이 전위와 슈미트 트리거(1)의 로우 상태의 출력의 앤드 와이어 동작에 의해 로우 상태로 전위가 떨어지게 되며, 인버터(2)에 의해 B점 전위는 하이상태로 증가하게 된다.In addition, the inversion of the state of the A point is shown by the inverter 2 by the inverter B, but charging by the capacitor C2 is caused, and OV is maintained. If the voltage VDD increases further and the Schmitt trigger 1 receives a voltage higher than the trigger point Vthsch, the Schmitt trigger 1 is inputted with a high state, and its output is kept low by an inverted pupil. The potential falls to the low state by the AND wire operation of the high potential in the capacitor C1 and the low state output of the Schmitt trigger 1, and the B point potential increases to the high state by the inverter 2. do.

따라서 제4도에서 A점 전위의 감소와 B점 전위의 증가 사이에는 시간 지연이 발생하며 이 시간 지연을 이용하여 파워 온 리세트가 가능하며 집적 회로에서 초기 동작 이외에는 사용하지 않는 핀을 만들 필요가 없고 외부에 저항(R)과 캐패시터(C)를 접속할 필요없이 집적회로 자체 내에서 정확한 리세트 신호를 발생할 수 있는 효과가 있다.Therefore, in Fig. 4, a time delay occurs between the decrease of the point A potential and the increase of the point B potential. This time delay enables power-on reset, and it is necessary to make a pin that is not used except for the initial operation in the integrated circuit. And there is an effect of generating an accurate reset signal within the integrated circuit itself without the need to connect resistors R and capacitors C to the outside.

Claims

A power supply voltage VDD is applied to the input of the Schmitt trigger 1, the output of the Schmitt trigger 1 is connected to the input of the first inverter 2, and the output of the first inverter is reset ( RS output, the first semicircuit output is grounded through the capacitor C2 and the output of the first semiconductor 2 is fed back through the second semiconverter 3 to input the first semiconductor. And the output side of the Schmitt trigger is connected to a power supply voltage (VDD) through a capacitor (C1).