CS200313B1

CS200313B1 - Connexion for control of signal passage

Info

Publication number: CS200313B1
Application number: CS823075A
Authority: CS
Inventors: Karel Bocek
Original assignee: Karel Bocek
Priority date: 1975-12-03
Filing date: 1975-12-03
Publication date: 1980-09-15

Description

Vynález se týká napojení pro řízení průchodu signálů, přednostně signálů diskrétních, a to v soustavách elektrických, pneumetickýoh, popřípadě jiných logických sítí se zvláštním zřetelem ne priority průchodu těohto signálů.The invention relates to a connection for controlling the passage of signals, preferably discrete signals, in electrical, pneumatic or other logic networks, with particular regard to the priority of the passage of such signals.

Známá zapojení řeěí uvolňování průchodu signálů, popřípadě uvolňování průchodu skupin signálů^ ze', rstupů vždy na příslušné přiřazené výstupy, přičemž teto přiřazencst je určena skladbou a zapojením logické sítě. Sasové trvání signálů na výstupech je určeno pevně časo vým pořadím a časovým trváním signálů na vstupech a výchozí volbou priorit průchodu těchto signálů.Known connections solve the release of signals, or the release of groups of signals, respectively, to the respective associated outputs, this assignment being determined by the composition and connection of the logical network. The transient duration of the signals at the outputs is determined by the time order and the duration of the signals at the inputs, and by the default selection of the priority of the passage of these signals.

Nedostatkem známých zapojení při syntéze složitých řídicích systémů ve výrobních linkách je pevné časové trvání signálů na výstupech, podmíněné výchozí volbou priorit a časovým pořadím a časovým trváním signálů na vstupech.The lack of known wiring in the synthesis of complex control systems in production lines is the fixed time duration of the signals at the outputs, conditioned by the default selection of priorities and the time order and time duration of the signals at the inputs.

Tyto nevýhody odstraňuje zapojení pro řízení průchodu signálů, složené ze dvou signál nich vedení a z řídicího členu, jehož podstata spočívá v tom, že první vstup prvního signálního vedení se skládá z prvního záznamového vstupu představujícího zároveň záznamový vstup prvního pamětového obvodu a z prvního mazacího vstupu představujícího zároveň mazací vstup tohoto prvního pamětového obvodu, jehož výstup je spojen jednak se vstupem prvního hradla, kde výstup tohoto prvního hradla je spojen s prvním výstupem prvního signálního ve dění, a jednak s jedním vstupem řídicího členu, druhý vstup druhého signálního vedeníThese disadvantages are overcome by a wiring control system comprising two signal lines and a control member, the first input of the first signal line consisting of a first recording input representing both the recording input of the first memory circuit and a first erasing input representing the the erasing input of the first memory circuit, the output of which is connected both to the input of the first gate, where the output of the first gate is connected to the first output of the first signal and second to the input of the control member;

200 313200 313

200 313 se skládá z druhého záznamového vstupu, představujícího zároveň záznamový vstup druhého paměťového obvodu, jehož výstup je spojen jednak se vstupem druhého hradla, kde výstup tohoto druhého hradla je spojen s druhým výstupem druhého signálního vedení, a jednak s dalěím vetupem řídicího Sienu, který se skládá z kombinačního obvodu, jehož dalěí v pořadí vstup je spojen s řídicím vstupem zapojení a jehož výstup je spojen se vstupem paměťového členu, kde první výstup tohoto paměťového členu je spojen s řídicím vetupem prvního hradla a druhý výstup tohoto paměťového členu je spojen s řídicím vstupem druhého hradla.200 313 consists of a second recording input, which simultaneously represents the recording input of a second memory circuit, the output of which is connected both to the input of the second gate, where the output of the second gate is connected to the second output of the second signal line; consists of a combination circuit whose input is connected to the control input of the wiring and whose output is connected to the input of the memory member, wherein the first output of the memory member is connected to the control input of the first gate and the second output of the memory member is connected to the control entrance of the second gate.

Výstup druhého paměťového obvodu je spojen s dalěím vstupem řídicího členu tak, že vedlejěí výstup tohoto paměťového obvodu je spojen s dalěím vstupem kombinačního obvodu.The output of the second memory circuit is coupled to the other input of the control member so that the secondary output of the memory circuit is coupled to the other input of the combination circuit.

Výstup kombinačního obvodu je spojen s druhým vstupem paměťového členu.The output of the combination circuit is coupled to the second input of the memory member.

Předností zapojení pro řízení průchodu signálů podle vynálezu je skutečnost, že umožňuje změnu priorit a změnu časového pořadí a časového trvání signálů na výstupech v závislosti od signálů na řídicím vstupu tohoto zapojeni.The advantage of the signal control circuit according to the invention is that it allows changing the priorities and changing the time order and time duration of the signals at the outputs depending on the signals at the control input of this circuit.

Napojení pro řízení průchodu signálů podle vynálezu je v příkladném provedení znázorněno na přiloženém výkrese.The signal control connection according to the invention is shown in the accompanying drawing in an exemplary embodiment.

Na výkrese Je znázorněno první signální vedení, druhé signální vedení a řídioí člen. První signální vedení se skládá z prvního vstupu S·,, z prvního výstupu Zj, propojených přes první paměťový obvod Ρ_χ a přes první hradlo spojené v kaskádě za sebou.The first signal line, the second signal line and the control member are shown in the drawing. The first signal line consists of the first input S ·, the first output Zj, connected through the first memory circuit Ρ _χ and through the first gate connected in cascade in succession.

Druhé signální vedení se skládá z druhého vstupu Sg, z druhého výstupu Xg, propojených přes druhý pamětový obvod Pg a přes druhé hradlo Hg, spojené v kaskádě za eebou.The second signal line consists of a second input Sg, a second output Xg interconnected through a second memory circuit Pg and a second gate Hg connected in a cascade behind the eeb.

Řídicí člen se skládá z kombinačního ohvodu Κ_χ a z paměťového členu P^, spojených v kaskádě za sebouThe control element consists of a combination point Κ _χ and a memory element P ^ connected in cascade

První vstup 3_χ prvního signálního vedení se skládá z prvního záznamového vstupu ^P^, který představuje zároveň záznamový vstup ^Pj prvního paměťového obvodu Ρ_χ a z prvního maza o · ^L111 2 * * čího vstupu Pp který představuje zároveň mazací vstup Ρ_χ tohoto prvního pamětového obvodu PpThe first input 3 _χ first signal line consists of the first recording input ^ P ^, which is also a record entry ^ Pj first memory circuit Ρ _χ and the first maza on · ^L111 2 * Whose input Pp which presents both a lubricant input Ρ _χ this first memory circuit Pp

Druhý vstup Sg druhého signálního vedení se skládá z druhého záznamového vstupu ^Pg,The second input Sg of the second signal line consists of a second recording input ^ Pg,

V 1 * který představuje zároveň záznamový vatup Pg druhého pamětového obvodu Pg, a z druhého mazacího vstupu ^P₉, který představuje zároveň mazací vstup ^P-tohoto druhého paměťového obvodu PV 1 *, which simultaneously represents the recording buffer Pg of the second memory circuit Pg, and of the second erase input ^ P ₉ , which simultaneously represents the erase input ^ P of this second memory circuit P

2!2!

M 9 1 VM 9 1 V

První pamětový obvod Ρ_χ má výstup < ^Pl>^a vedlejěí výstup < Ρ_χ> . Druhý pamětový obvodThe first memory circuit Ρ _χ has an output < ^P l> ^{and a} secondary output <Ρ _χ >. Second memory circuit

O Ί rO Ί r

Pg má výstup < Pg > a vedlejěí výstup < Pg) . První hradlo Η_χ má vstup h^ řídicí vstup ίί_χ a výstup <^H1> . Druhé hradlo Hg má vstup hg, řídicí vstup Jfg, a výetup < Hg > .Pg has output <Pg> and secondary output <Pg). The first gate Η _χ has input h ^ control input ίί _χ and output < ^H 1>. The second gate Hg has an input hg, a control input Jfg, and an output <Hg>.

Spojení prvního paměťového obvodu Ρ_χ a prvního hradla Η_χ v kaskádě za sebou je takové, že výstup < Ρ_χ > tohoto prvního pamějjového obvodu P_2|je spojen se vstupem h^ prvního hradla Hj, jehož výstup <Η_χ> je spojen s prvním výstupem Z^ prvního signálního vedení.The connection of the first memory circuit Ρ _χ and the first gate Η _χ in a cascade is such that the output <Ρ _χ > of this first memory circuit P _{2 |} is connected to the input h ^ of the first gate Hj, whose output <Η _χ > is connected to the first output Z ^ of the first signal line.

Spojení druhého paměťového obvodu Pg a druhého hradla Hg v kaskádě za sebou je takové, že výstup < Pg > tohoto druhého pamětového obvodu Pg je spojen se vstupem hg druhého hradla Hg, jehož výetup <Hg> je spojen a druhým výstupem Xg druhého signálního vedení.The connection of the second memory circuit Pg and the second gate Hg in cascade is such that the output <Pg> of this second memory circuit Pg is connected to the input hg of the second gate Hg whose output <Hg> is connected to the second output Xg of the second signal line.

200 313200 313

2 1 Vstupy kj, kj kombinačního obvodu jsou spojeny s výstupy < < Pg >2 1 The inputs kj, kj of the combination circuit are connected to the outputs <<Pg>

prvního paměťového obvodu P·^ a druhého paměťového obvodu Pg tak, že jeden vstup ^k^ «Μ» tohoto kombinačního obvodu Kj je spojen s výstupem < Pj > prvníhe paměťového obvodu Pp dalří vatup tohoto kombinačního obvodu je spojen s vedlejším výstupem < ^Pg > druhého paměťového obvodu Pg. Dalěí v pořadí vatup tohoto kombinačního obvodu je spojen s řídicím vstupem R zapojení.the first memory circuit P 1 and the second memory circuit P g such that one input ^ k ^ Μ tohoto of this combination circuit Kj is connected to the output <Pj> of the first memory circuit Pp and the other input of this combination circuit is connected to the auxiliary output > second memory circuit Pg. Further, the vatup of this combination circuit is connected to the control input R of the wiring.

Vystup 4 / kombinačního obvodu K·^ je spojen a druhým vstupem P_ paměťového členu “ ^{11 J} 2Output 4 / combination circuit K · ^ is connected to a second input of the memory element P_ ^{"11 J} 2

P- tak, že je spojen s jedním elementárním vstupem tohoto druhého vstupu P~.P- so that it is connected to one elementary input of this other input P-.

—1 2 ™ *—1 2 ™ *

Výstupy < P^ > , < P^ > pemětového členu P, jeou spojeny s řídicími vstupy % pUg hradel H., H„ tak, že první výstup 4 tohoto pemětového členu P, je epojen s řídicím vstupem prvního hradla H^, druhý výstup t > tohoto pamětového členu P^ je spojen s řídicím vstupem 9tg druhého hradla Hg.The outputs , of the commutation member P, are connected to the control inputs% pUg of the gates H., H "so that the first output 4 of this commutation member P is connected to the control input of the first gate H ^, the second output. This memory member P1 is connected to the control input 9tg of the second gate Hg.

Funkce zapojení pro řízení průchodu signálů v příkladném provedení podle výkresu je taková, že ee pomocí signálu zvolené logické hodnoty na řídicím vstupu R zapojení uvolňuje průchod logických signálů přes první signální vedení nebo přes druhé signální vedení.The wiring function for controlling the passage of signals in the exemplary embodiment of the drawing is such that, by using the selected logic signal at the wiring control input R, it releases the passage of the logical signals through the first signal line or through the second signal line.

Bez újmy na obecnosti řešení se předpokládá, že vstupní signál, který prochází přes první signální vedení, je definován a časově vymezen prvním záznamovým signálem na prvním záznamovém vstupu Pj a prvním mazacím signálem na jednom mazacím vstupu Pp vstupní signál, který prochází přes druhé signální vedení je definován a časově vymezen druhým záznamovým signálem na druhém záznamovém vstupu ^Pg, ^e druhý¹¹¹ mazacím signálem na druhém maza2 ““ cim vstupu Pg.Without prejudice to the generality of the solution, it is assumed that the input signal passing through the first signal line is defined and timed by the first recording signal on the first recording input Pj and by the first erasing signal on one erasing input Pp the input signal passing through the second signal line is defined and timed by a second recording signal at the second recording input ^ Pg, ^{and a} second ¹¹¹ by a erasing signal on the second erasing input Pg.

První pamětový obvod Pp popřípadě druhý paměťový obvod Pg představuje paměť pro záznam a mazání, dvojkovou pamět, klopný obvod a podobně. Stav po příchodu signálu na záznamový vstup Ipp popřípadě na záznamový vstup ^Pg, ^do příchodu signálu na mazací vstup ^Ρ^ se považuje za vybuzený stav prvního pamětového obvodu Pp popřípadě druhého paměťového obvodu P , který trvá až do příchodu signálu na mazací vstup ²P., popřípadě na mazací vstup Pg.The first memory circuit Pp or the second memory circuit Pg is a write and erase memory, a binary memory, a flip-flop, and the like. Status signals are received on the record entry Ipp, or on the record entry ^ Pg, ^the arrival of ^the signal at the resetting input ^ Ρ ^ is considered an excited state of the first memory circuit Pp or second memory circuit P, which lasts until the arrival of the signal at the resetting input ² P or to the lubrication inlet Pg.

Ve vybuzeném stavu prvního paměťového obvodu Pp popřípadě druhého pamětového obvodu Pg je přítomen signál na výstupu < Ρχ >, popřípadě na výstupu 4 Pg , na vedlejším vystupu < Pj> , popřípadě na vedlejším výstupu < Pg> je signál nepřítomen.In the energized state of the first memory circuit Pp and / or the second memory circuit Pg, the signal is present at the output <4, at the output 4 Pg, at the secondary output <Pj> or at the secondary output <Pg>, the signal is absent.

Jako první hradlo Hp popřípadě druhé hradlo Hg se uvažuje takový logický kombinační obvod se vstupem, s výstupem a s řídicím vstupem, že signál zvolené logické hodnoty na řídicím vstupu 3£p popřípadě na řídicím vstupu jftg uvolňuje průchod signálu ze vstupu h^ na výstup < > popřípadě ze vstupu hg na výstup < Hg> .As the first gate Hp or the second gate Hg, a logic combination circuit with an input, an output and a control input is considered such that the selected logic signal at control input 31p or control input jftg releases the signal passage from input h ^ to output <> or from input hg to output <Hg>.

Jako kombinační obvod se uvažuje přednostně obvod logického součinu, dále obvod — „ 123 logického součtu s negaci a podobné, vztaženo na vstupy kp kp kpThe combination circuit is preferably a logic product circuit, a circuit - 123 logic sum with negation and the like, related to inputs kp kp kp

Jako paměťový člen P, se uvažuje takový logický sekvenční obvod, kde signál zvolené logické hodnoty přivedený na prvni vstup P, způsobuje vybuzení signálu na prvním výstupuAs a memory member P, a logic sequential circuit is considered where the signal of the selected logic value applied to the first input P causes the signal to be excited at the first output

2 <ⁱP₃ Λ , trvajícího až do přivedení signálu na druhý vstup P«, který způsobuje vybuzení ^{1 1} 2 ’ * 2 signálu na druhém výstupu < P^ > a zánik signálu na prvním výstupu < P^ > tohoto paměťového členu.2 < ⁱ P ₃ Λ, lasting until the signal is applied to the second input P «, which causes the ^{1 1} 2 '* 2 signal to be excited at the second output and the signal to the first output to disappear.

200 313200 313

Pro jednoduchost ee předpokládá, že signál na prvním vstupu ^P^ a ne druhém vstupuFor simplicity, ee assumes that the signal at the first input ^ P ^ and not the second input

2p, paměťového členu P, * - - , , ^ť 3 se časové nepřekrývají·2p, memory member P, * - -, ^» 3 do not overlap time ·

Souhrnná funkce zapojení pro řízena', průchodu signálů je zřejmá z těchto konkrétních logických stavů :The aggregate function of the wiring for the controlled 'signal passage' is apparent from the following specific logical states:

Ve výchozím stavu se předpokládá přítomnost vstupního signálu na prvním vstupu S^, jehož začátek je časově vymezen záznamovým signálem na prvním záznemovém vstupu '^Aento stav se projevuje jako vybuzení prvního paměťového obvodu P^ a přítomnost signálu na výstu2 pu < Ρ^ > , tedy i na vstupu hj prvního hradla H^.By default assumes an input signal at the first input S ^, whose beginning is temporally defined by a recording signal at a first záznemovém inlet ^'A ento condition manifests as excitation of the first memory circuit P ^ and presence signal on výstu2 pu <Ρ ^>, namely i at the entrance hj of the first gate H1.

Při takovém stavu paměťového členu P, kdy na prvním výstupu 4 > je přítomen sig-2’ — ,2.In such a state of the memory member P, where sig-2 '-, 2 is present at the first output 4>.

nál, způsobuje tento signál na řídicím vstupuXj prvního hradle uvolnění průchodu ze vstupu hj na výstup <Hj >, a tedy na první výstup X^ prvního signálního vedení.This signal at control input Xj of the first gate causes a passage from input hj to output <Hj> and thus to first output X1 of the first signal line.

•‘‘ři opačném stavu tohoto pamětového členu P^ je průchod prvního hradla H^, a tedy i současně průchod prvního signálního vedení uzavřen.In the opposite state of this memory member P ^, the passage of the first gate H ^ and thus also the passage of the first signal line is closed.

^rři nevybuzeném stavu prvního paměťového obvodu P^ vzniká při vybuzení druhého parnětae» w *3 v ťového obvodu Pg následující průběh signálů: na výstupu < > prvního pamětového obvodu ^r s energized state of the first memory circuit P ^ formed in the second excitation parnětae »w * 3 ťového perimeter Pg following sequence of signals: at the output of <> the first memory circuit

Py je nulový logický signál, na vedlejěím výstupu < P_g > druhého pamětového obvodu Pg je nulový logický signál. ^fři použití kombinačního obvodu s funkcí logického součtu s negaoí vzniká součin těchto nulových logických signálů jnko jedničkový logický signál na výstupu tohoto obvodu Ky, který způsobuje překlopení paměťového členu Py tak, že se uvolňuje průchod druhého hradla Hg a tedy souhrnně průchod druhého signálního vedení. ířitom se předpokládalo nulový logický signál na řídicím vstupu R zapojení a tedy na dalěím v pořadí vstupu \y kombinačního obvodu Ky. Je zřejmé, že přivedením jedničkového logického signálu na tento řídicí vstup R zapojení se vliv kombinačního obvodu Ky na paměťový člen Py neuplatňuje. ^růchod prvního signálního vedení a druhého signálního vedení je v tomto případě určen pouze předchozím stavem paměťového členu Py.Py is a zero logic signal, at the side output of the second memory circuit Pg is a zero logic signal. ^When using a combination logic function with a negao, the product of these null logic signals is a single logic signal at the output of this circuit Ky, which causes the memory member Py to flip to release the passage of the second gate Hg and thus collectively the passage of the second signal line. In addition, a zero logic signal was assumed at the control input R of the wiring and hence at the next order of input y of the combination circuit Ky. Obviously, by applying a single logic signal to this wiring control input R, the effect of the combining circuit Ky on the memory member Py does not apply. In this case, the path of the first signal line and the second signal line is determined only by the previous state of the memory member Py.

Odliěnými logickými signály na řídicím vstupu R zapojení se uplatňuje přechodně priorita druhého signálního vedení oproti prvnímu signálnímu vedení tak, že například jedničkový logický signál na druhém vstupu Sg si vynucuje uvolnění průchodu, bez ohledu na předchozí stav pamětového členu Py, po dobu působení logického eignálu na tomto řídicím vstupu.By varying the logic signals on the wiring control input R, the second signal line priority over the first signal line is temporarily applied such that, for example, the one logic signal on the second input Sg enforces release of the passage, regardless of the previous state of the memory member Py, for this control input.

Dalěí uplatnění zapocení pro řízení průchodu signálů podle vynálezu záleží v tom, že řídicí vstup R zapojení je vícenásobný a skládá se z několika elementárních řídicích vstupů zapojení, a dále řídicí člen se skládá z několika kombinačních obvodů a z několika paměťových členů, spojených v kaskádě za sebou, kde vstupy těchto kombinačních obvodů jsou spojeny s elementárními řídicími vstupy řídicího vstupu R zapojení a výstupy těchto paměťových členů Jsou spojeny s řídicími vstupy hradel jednotlivých signálních vedení.Another application of the sweep for controlling the passage of signals according to the invention is that the control input R is multiple and consists of several elementary control input inputs, and further the control member consists of several combination circuits and several memory members connected in cascade one after another. wherein the inputs of these combination circuits are coupled to the elementary control inputs of the wiring control input R and the outputs of these memory members are coupled to the control inputs of the gates of each signal line.

Předností tohoto uplatnění Je skutečnost, že pouhými řídicými signály lze zcela libovolně měnit priority průchodu signálů jednotlivými signálními vedeními ze vstupů na podřízené výstupy. Tak například působením logiokého signálu na řídicím vstupu lze přechodně po dobu tohoto působení přiřadit nadřazenou prioritu signálního vedení nad prvním signálním vedením a podobně. Předností je dále jednoduchost řeěení, která spočívá v tom, že pomocí e1>mentárních logických obvodů se realizují velmi dožité logické funkce, obsahující prio5The advantage of this application is the fact that it is possible to change the priorities of signal passing through individual signal lines from inputs to slave outputs. For example, by applying a logioc signal to the control input, the signal line's superior priority over the first signal line, and the like, can be temporarily assigned for the duration of this action. Another advantage is the simplicity of the solution, which is based on the fact that with the help of e1> mental logic circuits very

200 313 rity závislé jednak na řídicích signálech, jednak na průchodu vstupních signálů samotných. Uplatnění zapojení pro řízení průchodu signálů podle vynálezu se týká syntézy složitých číslicových obvodů, zejména v oblasti jednoúčelových řídicích soustav výrobních procesů.200 313 rites depend both on the control signals and on the passage of the input signals themselves. The application of the signal control circuit according to the invention relates to the synthesis of complex digital circuits, in particular in the field of dedicated process control systems.

PŘEDMSt VYNÁLEZUOBJECT OF THE INVENTION

Claims

OBJECT OF THE INVENTION

A signal transfer control circuit comprising two signal lines and a control member, characterized in that the first input (Sy) of the first signal line consists of a first recording input (Py) representing at the same time a recording input (Py) of the first memory 0. in the circuit (Py) and from the second erasing '-up (' T? ·.) simultaneously detecting the erasing input (Pj) of this first memory circuit (Vp, whose output (<Py>) is connected to the input (hy) of the first gate (Hy), where the output (<Hy>) of this first gate (H ^) is connected to the first output (Xy) of the first signal line, and to one input (s) of the control member, the second input (Sg) of the second signal line consists of a second recording input ( ¹ Pg) representing the recording input (^ Pg) of the second memory circuit (Pg) and a second erasing input ("?") simultaneously representing the erasing input (Pg) of the second memory circuit (Pg); whose output (<Pg>) is connected to one input (hg) of the second gate (Hg), where the output (<Hg>) of this second gate (Hg) is connected to the second output (Xg) of the second signal line, β the input (s) of the control member, which consists of a combination the other circuit (Hp, whose next input ^ kj is connected to the wiring control input (R), and whose output (<Ky>) is connected to the input (P,) of the memory member (Pni, where the first output (<P,> ) of the memory member (Pp) is coupled to the control input (IR) of the first gate, and the second output (< Pp) of this memory member (P1) is coupled to the control input (F1) of the second gate.

2. The circuit according to claim 1, wherein the output of the second memory circuit (Pg) is coupled to another input of the control member such that the secondary output (< 8 >) of this memory circuit (Pg) is coupled to the other input (s). ) of the combinational circuit (Ky).

3. The connection according to claim 1, wherein the output (< Ky >) of the combination circuit (Ky) is connected to a second input (Py) of the memory member (P < 3 >).

1 drawing