CS201592B1

CS201592B1 - Connection for releasing the passage of signals

Info

Publication number: CS201592B1
Application number: CS498575A
Authority: CS
Inventors: Karel Bocek
Original assignee: Karel Bocek
Priority date: 1975-07-15
Filing date: 1975-07-15
Publication date: 1980-11-28

Description

Vynález se týká zapojení pro uvolňování průchodu signálů, zejména signálů diskrétních, a to v soustavách elektrických, pneumatických, popřípadě hydraulických logických sítí se zvláštním zřetelem na časové pořadí průchodu těchto signálů a na časovou opakovatelnost těchto signálů.BACKGROUND OF THE INVENTION 1. Field of the Invention The invention relates to circuitry for releasing the passage of signals, in particular discrete signals, in systems of electrical, pneumatic or hydraulic logic networks, with particular reference to the time sequence of the passage of these signals and the time repeatability of these signals.

Známé zapojení řeší uvolňování průchodu signálů, popřípadě uvolňování průchodu skupin signálů ze vstupů vždy na příslušné přiřazené výstupy, přičemž tato přiřazenost je určena skladbou a zapojením logické sítě. Časové trvání signálů na výstupech je určeno přesně časovým pořadím a časovým trváním signálů na vstupech.The known connection solves the release of the passage of the signals or the release of the passage of the groups of signals from the inputs always to the respective assigned outputs, this assignment being determined by the composition and connection of the logical network. The duration of the signals at the outputs is determined precisely by the time order and the duration of the signals at the inputs.

Nedostatkem známých zapojení při syntéze řídicích automatů ve výrobních linkách je pevné časové trvání signálů na výstupech, podmíněné časovým pořadím a časovým trváním signálů na vstupech.A shortcoming of known circuitry in the synthesis of controllers in production lines is the fixed duration of the signals at the outputs, conditioned by the time order and the duration of the signals at the inputs.

Tyto nevýhody odstraňuje zapojení pro uvolňování průchodu signálů podle vynálezu, jehož podstata spočívá v tom, že první vstup zapojení je spojen se vstupem prvního hradlovacího obvodu, jehož výstup je spojen jednak s prvním výstupem zapojení, a jednak se vstupem třetího hradla, druhý vstup zapojení je spojen se vstupem druhého hradlovacího obvodu, jehož výstup je spojen jednak s druhým výstupem zapojení, a jednak s prvním vstupem paměťového obvodu, první vedlejší vstup zapojení je spojen se vstupem prvního hradla, jehož výstup je spojen s druhým vstupem paměťového obvodu, druhý vedlejší vstup zapojení je spojen se vstupem druhého hradla, jehož výstup je spojen s prvním vstupem paměťového obvodu, výstup třetího hradla je spojen s druhým vstupem paměťového obvodu, přičemž první výstup paměťového obvodu je spojen s řídicím vstupem prvního hradlovacího obvodu, a druhý výstup paměťového obvodu je spojen s řídicím vstupem druhého hradlovacího obvodu.These drawbacks are eliminated by the circuit for releasing the signals of the invention, which is characterized in that the first circuit input is connected to the input of the first gating circuit, the output of which is connected both to the first circuit output and to the third gate input, connected to the input of a second gating circuit, the output of which is connected both to the second output of the circuit and to the first input of the memory circuit, the first secondary input of the connection is connected to the input of the first gate whose output is connected to the second input of the memory circuit; is coupled to a second gate input whose output is coupled to a first memory circuit input, a third gate output is coupled to a second memory circuit input, a first memory circuit output is coupled to a control gate of the first gating circuit, and a second memory circuit output coupled to the control input of the second gating circuit.

Předností zapojení podle vynálezu je skutečnost, že' umožňuje uvolnění průchodu signálu, popřípadě skupin signálů z prvního vstupu na první výstup, z druhého vstupu na druhý výstup zapojení, a to kombinovaně podle časového pořadí vzniku těchto signálů a časové opakovatelnosti těchto signálů, a podle nastavení počáteční průchodnosti signálních vedení pomocí logických signálů na vedlejších vstupech zapojení a na řídicích vstupech hradel, jakož i zrněny průchodnosti signály prošlými z těchto vstupů vždy na pevně přiřazený výstup.The advantage of the circuitry according to the invention is that it enables the passage of the signal or groups of signals from the first input to the first output from the second input to the second output of the circuit to be released in combination according to the time sequence of the signals the initial throughput of the signal lines by means of logic signals at the secondary inputs of the wiring and at the gate control inputs, as well as the continuity of the signals transmitted from these inputs to the fixed output.

Další předností je určení výchozího stavu, a to pomocí signálů na řídicích vstupech jed201592 noho.hradla a druhého hradla, se zvláštním zřetelem na možnost odběru těchto signálů z čidel, například ve výrobní lince s automatizovaným řízením výroby, popřípadě s automatizovaným řízením zvolených výrobních operací.Another advantage is the determination of the initial state, by means of the signals at the control inputs of the single gate gate and the second gate, with special regard to the possibility of collecting these signals from the sensors, for example in a production line with automated production control or automated control of selected manufacturing operations.

Zapojení podle vynálezu je v příkladném provedení znázorněno na přiloženém výkrese, kde na obr. 1 je znázorněno principiální zapojení, a na obr. 2 je znázorněno další rozvinuté zapojení s vícenásobnými vstupy použitých logických prvků.The circuit according to the invention is shown by way of example in the accompanying drawing, in which Fig. 1 shows the principle circuit, and Fig. 2 shows another developed circuit with multiple inputs of the logic elements used.

Na obr. 1 je znázorněn první vstup Sa zapojení spojený se vstupem a hradlovacího obvodu A, jehož výstup je spojen s prvním výstupem X zapojení. Druhý vstup S_D zapojení je spojen se vstupem d druhého hradlovacího obvodu D, jehož výstup je spojen s druhým výstupem Y zapojení. Dále je na obr. 1 znázorněno první hradlo H_t se vstupem Ηχ, s výstupem, s řídicím vstupem κι, druhé hradlo H₂ se vstupem h₂, s výstupem, s řídícím vstupem x₂, třetí hradlo H₃ se vstupem h₃, s výstupem, s řídicím vstupem κ& paměťový obvod P s prvním vstupem ρχ, s druhým vstupem p₂, s prvním výstupem P₁₍ s druhým výstupem P₂. První vstup ρχ paměťového obvodu P je vícenásobný a skládá se z jednoho elementárního vstupu ^Jpi a z druhého elementárního vstupu 2ρι tohoto prvního vstupu, druhý vstup tohoto paměťového obvodu p2 je vícenásobný a skládá se z prvního elementárního vstupu ^Jp2 a z druhého elementárního vstupu 2p₂ tohoto druhého vstupu P2·FIG. 1 shows the first wiring input Sa connected to the input and the gating circuit A, the output of which is connected to the first wiring output X. The second wiring input S _D is connected to the input d of the second gating circuit D, the output of which is connected to the second wiring output Y. 1 shows the first gate H _t with input tχ, with output, with control input κι, second gate H ₂ with input h ₂ , with output, with control input x ₂ , third gate H ₃ with input h ₃ , with output, with control input κ & memory circuit P with first input ρχ, with second input p ₂ , with first output P _{1 (} with second output P _2. First input ρχ of memory circuit P is multiple and consists of one elementary input ^J pi and the second elementary input 2ρι of this first input, the second input of this memory circuit p2 is multiple and consists of the first elementary input ^J p2 and the second elementary input 2p _{2 of} this second input P2 ·

Výstup prvního hradlovacího obvodu A je dále spojen se vstupem h₃ třetího hradla H₃, jehož výstup je spojen s druhým vstupem p₂paměťového obvodu P tak, že je spojen s druhým elementárním vstupem ²p₂ tohoto vstupu p₂. Výstup druhého hradlovacího obvodu D je spojen s prvním vstupem ρχ paměťového obvodu í* tak, že je spojen s druhým elementárním vstupem ²ρχ tohoto prvního vstupu PiThe output of the first gating circuit A is further coupled to the input h _{3 of the} third gate H ₃ , the output of which is connected to the second input p _{2 of the} memory circuit P such that it is connected to the second elementary input ² p _{2 of} this input p ₂ . The output of the second gating circuit D is connected to the first input ρχ of the memory circuit 1 * so that it is connected to the second elementary input ² ρχ of this first input Pi

Výstup prvního hradla Ηχ je spojen s druhým vstupem p₂ paměťového obvodu P tak, že je spojen s prvním elementárním vstupem *p₂ tohoto druhého vstupu p₂. Výstup druhého hradla H₂ je spojen s prvním vstupem ρχ paměťového obvodu Ρχ tak, že je spojen s prvním elementárním vstupem ^ápx tohoto prvního vstupu ρχ.The output of the first gate Ηχ is connected to the second input p _{2 of the} memory circuit P so that it is connected to the first elementary input * p _{2 of} this second input p ₂ . The output H of the second gate ₂ is connected to the first input memory circuit ρχ Ρχ such that it is connected to the first input ^and elemental px ρχ this first entry.

Výstupy P₁₍ P₂ paměťového obvodu P jsou spojeny s řídicími vstupy a, δ hradlovacích obvodů A, D tak, že první výstup Ρχ tohoto paměťového obvodu P je spojen s řídicím vstupem a prvního hradlovacího obvodu A, druhý výstup P₂ tohoto paměťového obvodu P je spojen s řídicím vstupem S druhého hradlovacího obvodu D.The outputs P _{1 (} P _{2 of the} memory circuit P are connected to the control inputs a, δ of the gating circuits A, D so that the first output tohotoχ of this memory circuit P is connected to the control input a of the first gating circuit A, the second output P _{2 of} this memory circuit. P is coupled to the control input S of the second gating circuit D.

Jako hradlovací obvod se uvažuje kombinační logický obvod se vstupem, popřípadě s vícenásobným vstupem, s výstupem, popřípadě s vícenásobným výstupem, s řídicím vstupem popřípadě s řídicím vícenásobným vstupem, kde signál zvolené logické úrovně na řídicím vstupu, popřípadě na vícenásobném řídicím vstupu uvolňuje průchod tohoto hradlovacího obvodu pro signály ze vstupu na výstup tohoto hradlovacího obvodu. V nejjednodušším případě se jedná například o logický obvod s funkcí logického součinu, vztaženo na vstup a na řídicí vstup.A combination logic circuit with an input or a multiple input, an output or a multiple output, a control input or a control multiple input is considered as a gating circuit, wherein the selected logic level signal on the control input or the multiple control input releases the passage of this a gating circuit for signals from the input to the output of the gating circuit. In the simplest case, for example, it is a logic circuit with a logic product function related to the input and the control input.

Obdobně jako hradlo se uvažuje kombinační logický obvod s funkcí logického součinu, vztaženo na vstup a na řídicí vstup.Similar to a gate, a combinational logic circuit with a logic product function is considered relative to the input and the control input.

Jako paměťový obvod se uvažuje sekvenční logický obvod, například dvojková paměť, realizovaná s výhodou jako klopný obvod se symetrickým uspořádáním vzhledem k jednomu vstupu a k druhému vstupu.The memory circuit is a sequential logic circuit, for example a binary memory, preferably implemented as a flip-flop with a symmetrical arrangement with respect to one input and the other input.

Při použití obvodů s vícenásobnými vstupy se jedná o-jednoduchou logickou vazbu mezi jednotlivými elementárními vstupy, například logický součet, logický součin a podobně.When using multiple-input circuits, this is a simple logical link between the individual elementary inputs, for example, a logical sum, a logical product, and the like.

Tak například pro logický součet platný pro jeden elementární vstup druhý elementární vstup 2pi prvního vstupu ρχ paměťového obvodu P se překlápění tohoto paměťového obvodu děje buďto působením signálu z výstupu druhého hradlovacího obvodu D na druhý elementární vstup ^»1, anebo působením signálu z výstupu druhého hradla H₂ na první elementární vstup *ρχ tohoto prvhího vstupu Ρχ.For example, for a logical sum valid for one elementary input the second elementary input 2pi of the first input ρχ of the memory circuit P, the flipping of this memory circuit occurs either by applying a signal from the output of the second gating circuit D to the second elementary input ^ 1; H ₂ to the first elementary input * ρχ of this first input Ρχ.

Funkce zapojení pro uvolňování průchodu signálů podle obr. 1 je taková, že na první vstup S_A a druhý vstup S_D přicházejí signály V pravidelných časových intervalech. Průchod těchto signálů přes první hradlovací obvod A na první výstup X zapojení a přes druhý hradlovací obvod D na druhý výstup Y zapojení je závislý od signálů na řídicích vstupech a, 5, a tedy od signálů na výstupech Ρχ, P₂ paměťového obvodu P.The function of the wiring for releasing the signals of FIG. 1 is such that the first input S _A and the second input S _D are received at regular time intervals. The passage of these signals through the first gating circuit A to the first output X of the wiring and through the second gating circuit D to the second output Y of the wiring is dependent on the signals at the control inputs a, 5 and hence the signals at the outputs Ρχ, P ₂ .

Při takovém výchozím stavu tohoto paměťového obvodu P, kdy na prvním výstupu Ρχ je přítomen signál, na druhém výstupu P₂není přítomen signál, je průchod prvního hradlovacího obvodu A pro signál z prvního vstupu Sa na první výstup X zapojení uvolněn.In such a default state of this memory circuit P, when the first output signal is present Ρχ, the second output _P2 signal is not present, the passage hradlovacího the first circuit and the signal from the first input to the first output X loose.

Předpokládá se taková funkce hradlovacího obvodu A, D, popřípadě hradel Ηχ, H₂, H₃, že signál na řídicím vstupu α, δ, popřípadě na řídicím vstupu κι, κ%, κ₃, otevírá průchod těchto hradlovacích obvodů, popřípadě těchto hradel.It is assumed that the function of the gating circuit A, D or gates Ηχ, H ₂ , H _{3 is} such that the signal at control input α, δ or at control input κι, κ%, κ ₃ opens the gate of these gating circuits or gates. .

Signál, který přešel přes první hradlovací obvod A na jeho výstup přechází dále na vstup h₃ třetího hradla H₃. Při působení signálu na řídicím vstupu κ₃ tohoto hradla přechází signál na jeho výstup a dále na druhý vstup p₂ paměťového obvodu P, a způsobuje jeho překlopení a přechod do takového stavu, kdy na prvním výstupu Ρχ není přítomen signál, čímž se průchod prvního hradlovacího obvodu A uzavírá, a na druhém výstupu P₂je přítomen signál, čímž se průchod druhého hradlovacího obvodu D otevírá.The signal that passed through the first gating circuit A at its output goes further to the input h _{3 of the} third gate H ₃ . When the signal is applied to the control input κ _{3 of} this gate, the signal passes to its output and then to the second input p _{2 of the} memory circuit P, causing it to flip and go to a state where no signal is present at the first output Ρχ. a closed circuit, and the second output _P2 signal is present, thereby passing the second circuit hradlovacího D opens.

Další časový průběh signálů je takový, že signál na druhém vstupu S_D přechází přes druhý hradlovací obvod D na jeho výstup a na druhý výstup Y zapojení.A further waveform of the signals is such that the signal at the second input S _D passes through the second gating circuit D to its output and to the second output Y of the wiring.

Při nepůsobení signálu na řídicím vstupu κ₃ třetího hradla H₃ nepřechází signál z výstupu prvního hradlovacího obvodu A a na druhý vstup P2 paměťového obvodu P, stav signálů na výstupu tohoto paměťového obvodu, se nemění, nemění se tedy ani signály na řídicích vstupech α, δ hradlovacích obvodů A, D. Signály z prvního vstupu Sa přecházejí pravidelně přes první hradlovací obvqd A na jeho výstup a na první výstup X zapojení.If the signal at the control input κ _{3 of the} third gate H _{3 is} not applied, the signal from the output of the first gating circuit A does not pass to the second input P2 of the memory circuit P, the state of the signals at the output of this memory circuit does not change. δ of the gate circuits A, D. The signals from the first input Sa pass regularly through the first gate cover A to its output and to the first output X of the wiring.

Signál, který přešel přes druhý hradlovací obvod D na jeho výstup přechází dále na první vstup pí paměťového obvodu P a způsobuje takový stav signálů na jeho výstupech, že na prvním výstupu P_t je přítomen signál, který přechází na řídicí vstup a prvního hradlovacího obvodu A a otevírá jeho průchod, na druhém výstupu < P₂ > není přítomen signál, čímž se průchod druhého hradlovacího obvodu D uzavírá.The signal passed through the second gating circuit D to its output goes further to the first input pi of the memory circuit P and causes the state of the signals at its outputs such that a signal is present at the first output P _t that passes to the control input a of the first gating circuit A and opens the passage at the second output <P _2> signal is not present, thereby passing the second D hradlovacího circuit closes.

Funkce prvního hradla H_t a druhého hradla H₂ v návaznosti na paměťový obvod P je taková, že v závislosti od signálů na řídicích vstupech x-i, x₂ těchto hradel se určuje například výchozí stav tohoto paměťového obvodu P.The function of the first gate H _t and the second gate H ₂ in connection with the memory circuit P is such that, depending on the signals at the control inputs xi, x _{2 of} these gates, for example, the initial state of this memory circuit P is determined.

Při působení signálu na řídicím vstupu jq prvního hradla II) přechází signál z prvního vedlejšího vstupu Zj zapojení na vstup h| prvního hradla H| a na jeho výstup a na druhý vstup p₂ paměťového obvodu P. Při působení signálu na řídicím vstupu κ₂ druhého hradla H₂ přechází signál z druhého vedlejšího vstupu Z₂ zapojení na vstup h₂ druhého hradla H₂ a na jeho výstup, a na první vstup p₁ paměťového obvodu P.When the signal is applied to the control input jq of the first gate II), the signal passes from the first secondary input Zj of the circuit to the input h | first gate H | and to its output and to the second input p _{2 of the} memory circuit P. When a signal is applied to the control input κ _{2 of the} second gate H ₂ , the signal from the second secondary input Z ₂ is switched to the input h _{2 of the} second gate H ₂ and first input p _{1 of the} memory circuit P.

Změnou logické hodnoty signálu na vstupu h_b na řídicím vstupu x_t jednoho hradla H_bzměnou logické hodnoty signálu na vstupu h₂, na řídicím vstupu κ₂ druhého hradla H₂, popřípadě změnou logické hodnoty signálu na řídicím vstupu κ₃ třetího hradla H₃ se mění chování zapojení jako celku. Některé z těchto změn se dosáhne pomocí přepínače, například na dálku, změnou stavu čidel ve výrobní lince a podobně.By changing the logic value of the input signal H _B at the control input x _t a gate _Hb by changing the logic value of the signal on the input h _2, to the control input κ ₂ of the second gate H _2, or by changing the logic value of the signal at the control input κ _three third gate H ₃ the behavior of involvement as a whole changes. Some of these changes are achieved by means of a switch, for example remotely, by changing the status of sensors in the production line, and the like.

Tak například při otevřeném stavu třetího hradla H₃ následuje po průchodu signálu ze vstupu Sa na výstup X průchod signálu z vedlejšího vstupu S_D na vedlejší výstup Y.For example, in the open state the third AND gate ₃ H follows the passage of the signal from input to output signal X of the passage of the secondary input S _D side output Y.

Při otevřeném stavu jednoho hradla Ηχ přechází signál z jeho vstupu h| na jeho výstup a dále na jeden elementární vstup ¹p₂druhého vstupu p₂ paměťového obvodu P a určuje například jeho výchozí stav.In the open state of one gate Ηχ the signal passes from its input h | to its output and further to one elementary input ¹ p _{2 of the} second input p _{2 of the} memory circuit P and determines, for example, its initial state.

Další uplatnění zapojení pro řízení průchodu signálů podle vynálezu je takové, obr. 2, že první vstup Sa zapojení je vícenásobný a skládá se z prvního elementárního vstupu ^Sa, i druhého elementárního vstupu ²Sa, popřípadě z dalšího elementárního vstupu tohoto prvního vstupu Sa zapojení, první výstup X zapojení je vícenásobný a skládá se z prvního elementárního výstupu X_b z druhého elementárního výstupu X₂, popřípadě z dalšího elementárního výstupu tohoto prvního výstupu X zapojení, první hradlovací obvod A je vícenásobný a skládá se z prvního elementárního hradlovacího obvodu A_b z druhého elementárního hradlovacího obvodu A₂, popřípadě z dalšího elementárního hradlovacího obvodu tohoto prvního hradlovacího obvodu A, kde první elementární vstup ^ASA je spojen se vstupem prvního elementárního hradlovacího obvodu Ab jehož výstup je spojen s j prvním elementárním výstupem Xb druhý elementární vstup ²SA je spojen se vstupém a₂ druhého elementárního hradlovacího obvodu A₂, jehož výstup je spojen s druhým elementárním výstupem X₂, další elementární vstup je spojen se vstupem dalšího elementárního hradlovacího obvodu, jehož výstup je spojen s dalším elementárním výstupem prvního výstupu X zapojení.Another application of the circuit for controlling the passage of signals according to the invention is one in FIG. 2, the first inputs are connections are multiple and consist of first elementary input ^ Sa, and the second elementary input ^2, or from the further elemental input of the first input Sa involvement , the first circuit output X is multiple and consists of the first elementary output X _b of the second elementary output X ₂ , or another elementary output of the first circuit output X, the first gating circuit A is multiple and consists of the first elemental gating circuit A _b from the second elementary gating circuit A ₂ , or from another elementary gating circuit of the first gating circuit A, wherein the first elementary input ^A SA is connected to the input of the first elementary gating circuit Ab whose output is connected to the first elementary output Xb of the second e lementary input ² SA is connected to the input a _{2 of the} second elementary gating circuit A ₂ , whose output is connected to the second elementary output X ₂ , another elementary input is connected to the input of another elementary gating circuit, whose output is connected to the other elementary output of the first output X wiring.

První výstup Pi paměťového obvodu P je spojen s řídicími vstupy a_b a₂ elementárních hradlóvacích obvodů tak, že je spojen s prvním elementárním vstupem řídicího vstupu aj prvního elementárního hradlovacího obvodu A_b s prvním elementárním vstupem *a₂ řídicího vstupu a₂ druhého elementárního hradlovacího obvodu A₂, popřípadě s prvním elementárním vstupem řídicího vstupu dalšího elementárního hradlovacího obvodu.The first output Pi of the memory circuit P is coupled to the control inputs a and _b and _{2 of the} elementary gating circuits so that it is connected to the first elementary input of the control input and the first elementary gating circuit A _b to the first elementary input * and _{2 of the} control input and _{2 of the} second elementary gating. circuit ₂ , optionally with a first elementary input of the control input of another elementary gating circuit.

Výstupy elementárních hradlovacích obvodů Ai, A₂ jsou spojeny s elementárními vstupy ¹h3) ²h3 vstupu h₃ třetího hradla H₃.The outputs of the elementary gating circuits A ₁ , A ₂ are connected to the elementary inputs ¹ h 3) ² h _{3 of the} input h _{3 of the} third gate H ₃ .

Pro elementární hradlovací obvody Ai, A₂s vícenásobnými řídicími vstupy a_b a₂ složenými z prvního elementárního řídicího vstupu ^i, ^2, z druhého elementárního řídícího Vstupu ²αι, ²a2, popřípladě z třetího elementárního řídicího vstupu ³αγ. ³a2, případně z dalšího elementárního řídicího vstupu, se k těmto elementárním řídicím vstupům připojují vý¹stupy přídavných paměťových Obvodů.For elementary gating circuits Ai, A ₂ with multiple control inputs a _b and ₂ composed of the first elementary control input ^ i, ^ 2, of the second elementary control input ² αι, ² and 2, respectively of the third elementary control input ³ αγ. ³ A2 or from another elementary control input to these elemental control inputs connected above ^one additional outputs of memory circuits.

Tak například při dvojnásobném vstupu prvním S_A zapojení, dvojnásobném prvním výstupu X zapojení, dvojnásobném hradlovacím obvodu A, obr. 2, lze pomocí jednoho přídavného paměťového obvodu uvolňovat průchod signálů z prvního elementárního vstupu !S_a prvního vstupu S_A zapojení na první elementární vstup Χχ prvního výstupu X zapojení, a uzavírat průchod signálu z druhého elementárního vstupu ²S_A prvního vstupu S_A zapojení na druhý elementární výstup X₂ prvního výstupu X zapojení, a naopak, a to pouhým překlopením a změnou stavu tohoto přídavného paměťového obvodu.For example, in the case of a double input of the first S _A circuit, a double first output of the X circuit, a double gating circuit A, FIG. 2, one additional memory circuit can release signals from the first elementary input S _{and the} first input S _A to the first elementary input Prvníhoχ of the first wiring output X, and shutting off the signal from the second elementary input ² S _{A of the} first wiring input S _A to the second elementary output X _{2 of the} first wiring output X, and vice versa, by simply flipping and changing the state of this additional memory circuit.

Uplatnění zapojení pro uvolňování průchodu signálů podle vynálezu je zejména v oblasti syntézy složitých logických obvodů řídicích soustav. Bezprostřední uplatnění je například ve výrobních linkách, kde se jedná o uvolnění průchodu řídicích signálů se zvláštním zřetelem na časové pořadí průchodu těchto signálů a na časovou opakovatelnost těchto signálů.The application of the signal loosening circuit according to the invention is particularly in the field of synthesis of complex logic circuits of control systems. Immediate application is, for example, in production lines where it is a matter of releasing the passage of control signals, with special regard to the time order of passage of these signals and the time repeatability of these signals.

Předností tohoto uplatnění je zejména jednoduchost, přehlednost a snadná realizovatel-The advantage of this application is especially simplicity, clarity and easy implementation

Claims

A signal release circuit, characterized in that the first input (S _A ) is connected to the input (a) of the first gating circuit (A), the output of which is connected to the first output (x) and the input (h ₃₎ ) of the third gate (H ₃ ), the second input (S _D ) of the circuit is connected to the input (d) of the second gating circuit (D), the output of which is connected to the second output (Y) and the first input (pi) (P), the first secondary input (Zi) is connected to the input (1¾) of the first gate (Hj), the output of which is connected to the second input (P2) of the memory circuit (P), the second secondary input (Z ₂ ) is connected to the input (h ₂ ) a second gate (H ₂ ) whose output is connected to a first input (pi) of the memory circuit (P), the output of the third gate (H ₃ ) is connected to a second input (p ₂ ) of the memory circuit (P), the first output (P1) of the memory circuit (P) is coupled to the control input (a) of the first gating circuit (A), and the second The output (P ₂ ) of the memory circuit (P) is connected to the control input (s) of the second gating circuit (D).

without complicated and expensive universal control systems in the field of digital computing.

OF THE INVENTION

Wiring according to claim 1, characterized in that the first elementary input (Sa) of the first wiring input (S _A ) is connected to the input (ai) of the first elementary gating circuit (AJ) whose output is connected to the first elementary output (XJ of the first output (X) of engagement and with the first elemental inlet ⁽¹ h3) of the third gate (H3), the second elementary input ⁽² SA) of the first input (SA) is connected with the entry ₍₂₎ of the second elementary hradlovacího circuit (a ₂₎ whose output is connected to the second elementary output (X ₂ ) of the first wiring output (X) and second elementary input ( ² h ₃ ) of the third gate (H ₃ ), the first output (<P _t >) of the memory circuit ( P) is connected both to the control input ( ^J and the first elementary gating circuit (AJ) and to the control input of the second elementary gating circuit (AJ.