CN2630996Y - 具有能够减少功率损失的结构的显示板驱动装置 - Google Patents

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Abstract

一种用于驱动显示板的显示板驱动电路，其中可以减少开关时的电功率消耗。该显示板驱动装置允许使用低耐电压的开关器件。提供一种用于移动驱动装置的DC电源电压的转变电压产生电路。提供一种谐振中继电路，用于基于转变电压产生具有逐渐上升的前沿和逐渐下降的后沿的脉冲，并将其作为驱动脉冲提供给显示板。在不同驱动电位的范围中提供用于驱动和激励显示板的容性器件的多个谐振电路。通过利用开关器件开关每个谐振电路以使它们顺序地工作，来产生具有逐渐上升的前沿和逐渐下降的后沿的驱动脉冲。

Description

具有能够减少功率损失的结构的显示板驱动装置
技术领域
本实用新型涉及用于产生驱动脉冲的显示板驱动装置，该显示脉冲用于驱动具有容性负载的显示板，例如等离子体板(此后称为“PDP”)或电致发光板(此后称为“EL”)。
背景技术
目前，已经把使用诸如PDP或EL之类的自发光型平板的显示装置投入市场，作为所谓的壁挂电视。
图1是示意性显示平板显示装置的结构的方框图。
在图1中，作为显示板的PDP 10具有构成行电极对的行电极Y1到Yn和X1到Xn，其中一对X和Y电极对应于一个屏幕上的每一行(第一行到第n行)。此外，在PDP 10上形成对应于一个屏幕的每一列(第一列到第m列)的列电极Z1到Zm，以垂直于行电极对，并夹持一个介电层和一个放电空间(未示出)。在一个行电极对(X，Y)和一个列电极Z的交叉部分形成一个放电单元C(i，j)。
首先，行电极驱动电路30产生如图2所示的具有正电压的复位脉冲RPy，并同时将其施加到每个行电极Y1到Yn。同时，行电极驱动电路40产生具有负电压的复位脉冲RPx并同时将其施加到所有行电极X1到Xn。
通过同时施加这些复位脉冲RPx和RPy，对PDP 10的所有放电单元进行放电激励，并且产生带电微粒。在放电终止后，在所有放电单元的介电层中均匀地形成预定量的壁电荷(复位步骤)。
在复位步骤完成后，列电极驱动电路20根据对应于屏幕的第一行到第n行的每一行的像素数据来产生像素数据脉冲DP1到DPn。如图2所示，这些像素数据脉冲被顺序施加到列电极Z1到Zm。行电极驱动电路30根据施加每一个像素数据脉冲DP1到DPn的定时来产生具有负电压的扫描脉冲SP，并如图2所示顺序地将其施加到行电极Y1到Yn。
在属于被施加了扫描脉冲SP的行电极的那些放电单元中，在已经被进一步同时施加了具有正电压的像素数据脉冲的那些放电单元中发生放电，使得它们的大部分壁电荷被消除。另一方面，那些尽管被施加了扫描脉冲SP、但是没被施加具有正电压的像素数据脉冲的放电单元中不发生放电。这些放电单元中的壁电荷保留下来。以此方式，那些保留壁电荷的放电单元成为发光放电单元，那些消除了壁电荷的放电单元成为不发光放电单元(寻址步骤)。
在寻址步骤完成后，如图2所示，行电极驱动电路30连续地把具有正电压的维持脉冲IPy施加到每个行电极Y1到Yn。此时，行电极驱动电路40在与维持脉冲IPy的施加定时偏离的定时连续地把具有正电压的维持脉冲IPx施加到每个行电极X1到Xn。在交替施加维持脉冲IPx和IPy的同时，那些保留壁电荷的发光放电单元重复进行放电发光，并维持发光状态(维持放电步骤)。
图1所示的驱动控制电路50基于被提供的视频信号的定时，产生各种用于产生图2所示各种驱动脉冲的开关信号，并把这些开关信号提供到列电极驱动电路20和行电极驱动电路30和40。换句话说，列电极驱动电路20和行电极驱动电路30和40响应从驱动控制电路50提供的开关信号，产生如图2所示的各种驱动脉冲。
图3是显示在行电极驱动电路30中提供的、用于产生复位脉冲RPy和维持脉冲IPy的驱动脉冲产生电路的图。
在图3中，为驱动脉冲产生电路提供一个电容器C1，其一端连接到地，即连接到作为PDP 10接地电位的PDP地电位Vs。
当从驱动控制电路50提供在逻辑电平“0”的开关信号SW01时，开关器件S01处于断开状态(OFF状态)。当开关信号SW01的逻辑电平等于“1”时开关器件S01处于接通状态(ON状态)，并通过电感器L1和二极管D1把电容器C1另一端产生的电位施加到线路2上。因此，电容器C1开始放电，并且由放电产生的电位被施加到线路2上。
当从驱动控制电路50提供在逻辑电平“0”的开关信号SW02时，开关器件S02处于断开状态(OFF状态)。当开关信号SW02的逻辑电平等于“1”时开关器件S02处于接通状态(ON状态)，并通过电感器L2和二极管D2把线路2上的电位施加到电容器C1的另一端。即，电容器C1被线路2上的电位充电。
当从驱动控制电路50提供在逻辑电平“0”的开关信号SW03时，开关器件S03处于断开状态(OFF状态)。当开关信号SW03的逻辑电平等于“1”时开关器件S03处于接通状态(ON状态)，并把DC电源B 1的正极端上的电位Vc施加到线路2上。PDP地电位Vs被施加到DC电源B1的负极端。
当从驱动控制电路50提供在逻辑电平“0”的开关信号SW04时，开关器件S04处于断开状态(OFF状态)。当开关信号SW04的逻辑电平等于“1”时开关器件S04处于接通状态(ON状态)，并把PDP地电位Vs施加到线路2。
线路2连接到具有容性组分C0的PDP 10的行电极Y。因此，在行电极驱动电路30中，为对应于行电极Y1到Yn的n个通道中的每一个通道提供图3所示的电路。
图4是显示开关信号SW01到SW04的定时的图，其中从驱动控制电路50把这些信号提供到图3所示的行电极驱动电路30以便在线路2上产生图2所示的维持脉冲IPy。
如图4所示，首先，开关信号SW01到SW04中的开关信号SW04在逻辑电平“1”，因此开关器件S04为ON状态并且PDP地电位Vs被施加到线路2上。因此，在该时间段期间，线路2上的电位等于PDP地电位Vs，即0[V]。
随后，当开关信号SW04切换到逻辑电平“0”并且开关信号SW01切换到逻辑电平“1”时，仅开关器件S01为ON状态并且电容器C1中累积的电荷被放电。因此，在电感器L1中瞬时流过如图4所示形式的电流。该电流通过二极管D1、开关器件S01和线路2流入PDP 10，并且PDP 10的容性组分C0被充电，使得线路2上的电位如图4所示逐渐上升。
随后，当开关信号SW01切换到逻辑电平“0”并且开关信号SW03切换到逻辑电平“1”时，仅开关器件S03为ON状态并且DC电源B1的正极端的电位Vc被施加到线路2。因此，在该时间段期间，线路2上的电位如图4所示固定在Vc。
随后，当开关信号SW02切换到逻辑电平“1”并且开关信号SW03切换到逻辑电平“0”，仅开关器件S02为ON状态并且在电感器L1中瞬时流过如图4所示形式的负电流。即，如上所述被充电的PDP 10的容性组分C0被放电并且电流通过线路2、电感器L2、二极管D2和开关器件S02流入电容器C1，并在其中积累。因此，线路2上的电位如图4所示逐渐下降。
通过上述操作，如图4所示的具有正电压的维持脉冲IPy被施加到线路2。
对于在驱动诸如PDP的容性负载时所使用的电压，通常使用在几十伏到一百多伏范围内的较高电压值。因此，在图3所示的常规驱动电路的结构中存在的问题是，在容性负载充电或放电时流动的谐振电流也增加，并且发生大的电功率损失。
在行电极和列电极的驱动电路中包含的每个开关器件的耐电压由施加到每个器件的驱动脉冲电压的最大值确定。因此，为了确保一个满足上述高电压的耐电压，需要使用具有高耐电压的开关器件。使用具有高耐电压的开关器件会成为实现驱动电路的低成本和小型化的障碍。
图5和6显示在电极驱动电路中提供的、用于产生各种驱动脉冲(例如复位脉冲RPy和维持脉冲IPy)的显示板驱动电路的例子。这些电路通过使用由于一个包括电感器和电容器的LC电路的谐振造成的电容器充电/放电，来产生驱动脉冲。即，考虑到PDP 10的每个放电单元是一个容性负载，通过把作为感性器件的电感器和用于收集提供到放电单元的电功率的电容器组合来形成一个谐振电路。通过使用诸如FET的开关器件以预定定时激励该谐振电路，从而产生希望的脉冲。
图5的电路传统上被广范用作显示板驱动电路，并且为了便于解释，在下面称其为“单级谐振电路”。图6所示电路试图减少单级谐振电路中使用的器件的耐电压，并且在下面类似地被称为“双谐振电路”。
对于在由谐振电路驱动诸如PDP的容性负载时所使用的电压，通常使用在几十伏到一百多伏范围内的较高电压。因此，在图5和6所示的常规显示板驱动电路中存在的问题是，在容性负载充电或放电时流动的谐振电流也增加，并且在驱动负载时发生大的电功率损失。
具体地说，在图6所示的双谐振电路中，尽管在电路中使用的器件的耐电压比在单级谐振电路中进一步减小，仍有可能发生下面所述的问题。即，双谐振电路具有一种结构，即把一个包括开关器件、电容器等的电位转变电路添加到图5的单级谐振电路中，以便逐步提高被施加到谐振电路的电位。因此，谐振电流经过构成电位转变电路的开关器件SW11或SW12，并且造成了由于该器件的ON阻抗产生的多余电功率损失。在一个脉冲输出的正和负侧上的电位线路(图6中的OUTa和OUTb)与地或电源之间造成一个寄生电容Ck。由于寄生电容Ck由电源电压V/2激励，有可能进一步发生一个功率损失n×Ck×(V/2)2。在此表达式中，n表示在驱动脉冲的单位时间中的重复次数。
实用新型内容
本实用新型是针对上述问题作出的，本实用新型的一个目的是提供一种显示板驱动装置，其中可以减少电功率消耗。本实用新型的另一个目的是提供一种显示板驱动装置，其中可以使用低耐电压的开关器件，使得可以减小装置尺寸。本实用新型的再一个目的是提供一种显示板驱动装置，其可以以低成本制造。
根据本实用新型，提供一种用于驱动显示板的显示板驱动装置，该显示板具有行电极组、与行电极组交叉布置的列电极组、和容性发光器件，每个容性发光器件被布置在行电极组和列电极组的每个交叉点，其中当驱动显示板时，通过一个输出端把驱动脉冲施加到每个容性发光器件，该装置包括：
DC电源，用于维持预定电压；
转变电压产生电路，用于通过对来自DC电源的电荷的充电和放电来产生上升和下降的转变电压；和
谐振中继电路，用于基于该转变电压从输出端产生一个脉冲作为驱动脉冲，该脉冲的前沿逐渐上升，该脉冲的后沿逐渐下降。
根据本实用新型，提供一种用于驱动显示板的显示板驱动装置，该显示板具有行电极组、与行电极组交叉布置的列电极组、和容性发光器件，每个容性发光器件被布置在行电极组和列电极组的每个交叉点，其中当驱动显示板时，通过一个输出端把驱动脉冲施加到每个容性发光器件，该装置包括：
参考电位产生电路，用于从一个高电位按顺序产生多个参考电位；
谐振电路，通过该输出端连接到容性发光器件，形成一个谐振电路，并从所述多个参考电位的每一个电位向所述输出端产生在不同的定时上升和下降的多个谐振电压；和
箝压电路，用于把每个谐振电压中的峰值电压固定到多个参考电位中的一个，并向该输出端产生一个脉冲作为一个驱动脉冲，该脉冲把多个参考电位的最高值设置为它的幅值，并且具有逐渐上升的前沿和逐渐下降的后沿。
附图说明
图1是显示常规PDP显示装置的示意性结构的图；
图2是显示图1装置中各种驱动脉冲的施加定时的图；
图3是显示为行电极驱动电路30提供的驱动脉冲产生电路的图；
图4是显示图3所示驱动脉冲产生电路的操作时序图的图；
图5是显示常规显示板驱动电路(单级谐振电路)的结构的电路图；
图6是显示常规显示板驱动电路(双谐振电路)的结构的电路图；
图7是示意性显示具有本实用新型的驱动装置的PDP显示装置的结构的图；
图8是显示作为基于本实用新型的驱动装置的脉冲产生电路的第一实施例的图；
图9是显示图8所示脉冲产生电路的操作时序图的图；
图10是显示作为基于本实用新型的驱动装置的脉冲产生电路的第二实施例的图；
图11是显示图10所示脉冲产生电路的操作时序图的图；
图12是显示作为基于本实用新型的驱动装置的脉冲产生电路的第三实施例的图；
图13是显示图12所示脉冲产生电路的操作时序图的图；
图14是显示基于本实用新型的显示板驱动电路的第四实施例的电路图；
图15是显示图14的显示板驱动电路中操作的时序图；
图16是显示图14的显示板驱动电路的恰在时间点t0之前的连接状态的连接图；
图17是显示图14的显示板驱动电路的恰在时间点t3之后的连接状态的连接图；
图18是显示图14的显示板驱动电路产生的驱动脉冲的例子的时序图；
图19是显示基于本实用新型的显示板驱动电路的第五实施例的电路图；
图20是显示图19的显示板驱动电路的操作的时序图；和
图21是显示图19的显示板驱动电路产生的驱动脉冲的例子的时序图。
具体实施方式
图7是显示具有根据本实用新型的显示板的驱动装置的显示装置的结构的图。
在图7中，作为显示板的PDP 10具有构成行电极对的行电极Y1到Yn和X1到Xn，其中一对X和Y对应于一个屏幕上的每一行(第一行到第n行)。此外，在PDP 10上形成对应于一个屏幕的每一列(第一列到第m列)的列电极Z1到Zm，与行电极对垂直交叉，并夹持一个介电层和一个放电空间(未示出)。在一个行电极对(X，Y)和一个列电极Z的交叉部分形成一个放电单元C(i，j)。
首先，行电极驱动电路31产生如图2所示的具有正电压的复位脉冲RPy，具有负电压的扫描脉冲SP，和维持脉冲IPy，并在图2所示的定时把它们施加到每个行电极Y1到Yn。行电极驱动电路41产生图2所示的具有负电压的复位脉冲RPx和具有正电压的维持脉冲IPx，并在图2所示定时把它们施加到每个行电极X1到Xn。
列电极驱动电路21根据对应于屏幕的第一行到第n行的每一行的像素数据来产生像素数据脉冲DP1到DPn。如图2所示，这些像素数据脉冲被顺序施加到列电极Z1到Zm。
驱动控制电路51基于所提供的视频信号，产生各种用于产生如图2所示各种驱动脉冲的开关信号，并把这些开关信号提供到列电极驱动电路21和行电极驱动电路31和41。
如后面将要解释的图8，10和12中的一个所示，在行电极驱动电路31、行电极驱动电路41和列电极驱动电路21的每一个中提供一个作为根据本实用新型的显示板驱动装置的脉冲产生电路。
图8显示根据本实用新型的脉冲产生电路的第一实施例，该脉冲产生电路的结构将在下面说明。
在图8中，用于产生DC电压(V/2)的DC电源B的负极端连接到地，即连接到作为PDP 10的地电位的PDP地电位Vs。DC电源B的正极端通过二极管D3连接到线路1。
线路1通过开关器件S3连接到线路3，线路3还用作一个到达PDP 10的每个电极(行电极或列电极)的输出端。PDP 10的容性组分C0连接到线路3。需要时，还可以把一个输出驱动器电路插入到一个从线路3到容性组分C0的路径上。
二极管D3的阴极通过电容器C2连接到线路2。线路2进一步通过开关器件S4连接到线路3。
线路2通过电容器C1、二极管并联电路1和电感器L1连接到线路3。二极管并联电路1是指二极管D1和开关器件D5的串联支路与二极管D2和开关器件S6的串联支路的并联电路。
DC电源B的正极端连接到二极管D3的阳极，并且通过开关器件S1连接到线路2。
DC电源B的负极端类似地通过开关器件S2连接到线路2，并且同时通过电容器C3、二极管并联电路2和电感器L2连接到线路2。二极管并联电路2是指二极管D4和开关器件S7的串联支路与二极管D5和开关器件S8的串联支路的并联电路。
在本实施例中，由电容器C1、二极管并联电路1和电感器L1构成的电路形成第一谐振电路，由电容器C3、二极管并联电路2和电感器L2构成的电路形成第二谐振电路。
随后，参考图8的电路图和图9所示的电路操作时序图对上述结构的脉冲产生电路的操作进行说明。
该电路中包括的所有开关器件S1到S8的ON/OFF状态由从图7所示驱动控制电路51提供的开关信号SW1到SW8的逻辑电平来控制。但是，为了避免重复解释，在下面的说明中，省略了有关从驱动控制电路51提供的每个开关信号的说明，而仅是按时间顺序对开关器件S1到S8的ON/OFF状态的变化进行说明。
在下面的说明中，假设开关器件S1到S8仅由S1到S8表示，并且诸如电容器C1和电感器L1的其它器件也类似地仅由诸如C1和L1的参考符号表示。
首先，恰在图9的时序图中显示的时间点t0之前，S1，S3，S5，S7和S8为OFF，并且S2，S4和S6为ON。因此，线路1通过二极管D3连接到DC电源B的正极端，并且其电位等于(1/2)V。线路2和3通过S2和S4连接到地电位Vs，并且它们的电位等于PDP的地电位Vs，即0[V]。当然，线路1和2之间连接的C2已经被充电至电位(1/2)V。
在本实施例中，假设在该装置的电源开启时，已经通过某种方式(未示出)把C1和C3充电至电位(1/4)V。
如图9所示，在时间点t0，S2和S6被断开并且S7被接通，在第二谐振电路中形成一个路径C3→S7→D4→L2，并且C3中的电荷通过线路2和3流入C0。此时，由于L2中流动的电流是根据第二谐振电路的谐振电流，如图9所示，它从S7的ON时间点t0逐渐增加，变为正峰值P1，然后，逐渐下降。
通过在C0中积累电荷，线路2(线路3)的电位也从地电位0[V]逐渐增加。由于线路2的电位也等于一个偏置电位，C2的线路1侧上的电位也从作为C2初始充电电位的(1/2)V逐渐上升。
如图9所示，线路2(线路3)的电位从时间点t0的0[V]逐渐上升，并且在L2中流动的谐振电流下降为0时的时间点t1变为几乎是(1/2)V的电位。上述电位是由第二谐振电路引起的谐振现象造成的，并且等于一个比C3中的初始充电电位(1/4)V高的值。
在线路1的电位几乎等于V并且线路2和3的电位几乎等于(1/2)V时的时间点t1，S1被接通，S4被断开，线路2直接连接到DC电源B的正极端，并且线路2的电位被固定到作为DC电源B电位的(1/2)V。由于C2的偏置电位等于(1/2)V，C2的另一端所连接的线路1的电位变为一个最大电位V，这是因为偏置电位(1/2)V被添加到C2的常规充电电位(1/2)V。
此外，对于C1，也把线路2的偏置电位(1/2)V添加到初始充电电位(1/4)V，使得第一谐振电路中C1的电位上升到(3/4)V。
由于S5在时间点t1被接通，在第一谐振电路中形成一个路径C1→S5→D1→L1。与上述C1中的电位增加相关联，基于到目前为止在C1(而不是第二谐振电路中的C3)中积累的电荷，谐振电流开始从第一谐振电路通过线路3流入PDP 10的容性组分C0。
在图8所示的电路中，由于作为一个实施例，第一和第二谐振电路的电路常数被设置为相同，如图9所示，L1中流动的谐振电流在时间点t1和t2之间的时间段中表现的变化与L2中的谐振电流在时间点t0和t1之间的时间段中表现的变化类似。
与C0中电荷的积累相关联，线路3的电位开始从(1/2)V逐渐增加。由于在线路3的电位几乎等于V时的时间点t2，S3被接通，因此线路3的电位被固定到线路1的电位，即最大电位V。
然后，在时间点t3，S3，S5和S7被断开并且S6被接通。因此，在第一谐振电路中新形成一个路径L1→D2→S6→C1(代替先前的路径)，并且PDP 10的容性组分C0中积累的电荷通过上述新路径被放电到C1。图9所示的谐振电流通过该放电过程经线路3流入L1。S3的断开已经解除了线路3中固定的最大电位V，因此线路3的电位如图所示逐渐下降。
由于此时谐振电流的方向与在线路3的电位增加时(时间点t1到t2)的方向相反，当假设时间点t1到t2的情况被设置为正时，L1中流动的谐振电流的峰值P1如图9所示出现在负侧。
在线路3的电位几乎等于(1/2)V时的时间点t4，S1被断开并且S4和S8被接通。因此，在第二谐振电路中，实现一个路径L2→D5→S8→C3，并且如图9所示，谐振电流开始从C0通过线路3和2流入第二谐振电路。当然，在此情况下谐振电流的方向也与上述电位增加时(时间点t0到t1)的方向相反。
与此相关联，线路3和2的电位从(1/2)V逐渐下降，并且同时，线路1的电位也逐渐下降。在线路2和3的电位几乎等于0[V]时的时间点t5，S2被接通，S8被断开，线路2和3的电位被固定在PDP的地电位Vs，即0[V]。
在时间点t5，使二极管D3导通，C2中的电荷由DC电源B补充，并且线路1的电位被设置为(1/2)V。
通过上述操作，在图8中的线路3上产生图9中所示脉冲波形，并且从也用作脉冲产生电路的输出端的线路3把作为诸如维持脉冲IPx或像素数据脉冲DP的每个脉冲提供到PDP 10。
从上述说明可以看出，该实施例的电路中包括的开关器件S1到S8执行开关操作时的电压范围被限制为 [ 0 ⇔ ( 1 / 2 ) V ] 或 [ 1 / 2 ] V ⇔ V ] . 因此，该电路中的所有开关器件的耐电压被设置为(1/2)V就足够了，并且它们可以被设置为常规电路中的耐电压的一半。因此，实现了脉冲产生电路中使用的开关器件的小型化和低成本。
当然，同样，可以把作为脉冲产生电路提供的DC电源B的最大电压设置为(1/2)V(等于常规值的一半)就足够了。
此外，如果假设图3所示常规驱动电路中的电功率消耗为W0，可以如下表示
W0＝C0·V2·f  ...(1)
其中C0：PDP 10的容性组分
     V：DC电源的电压
     f：驱动频率
在图8所示的实施例的驱动电路中，由于电源电压等于常规电路的电源电压的1/2并且驱动频率等于常规电路的驱动频率的两倍，如果驱动电路中的电功率消耗被假设为W1，那么可以如下表示
W1＝C0·(V/2)2·(2f)＝(1/2)·C0·V2·f    ...(2)
可以理解，W1几乎等于常规电路中电功率消耗W0的一半。
下面，将对根据本实用新型的脉冲产生电路的第二实施例进行说明。图10显示该电路的结构。下面参考该图对基于该实施例的电路的结构进行说明。
在图10中，用于产生DC电压(V/2)的DC电源B的负极端连接到地，即连接到作为PDP 10的地电位的PDP地电位Vs。DC电源B的正极端通过二极管D3连接到线路1。
线路1通过开关器件S3连接到线路3，线路3作为一个输出端，从该电路开始并到达PDP 10的每个电极(行电极或列电极)。PDP 10的容性组分C0连接到线路3。根据需要，也可以把一个输出驱动器电路插入到一个从线路3到PDP 10的容性组分C0的路径上。
二极管D3的阴极通过电容器C2连接到线路2。线路2进一步通过开关器件S4连接到线路3。
线路2类似地通过电容器C1、二极管并联电路、和电感器L1连接到线路3。二极管并联电路是指二极管D1和开关器件S5的串联支路与二极管D2和开关器件S6的串联支路的并联电路。
开关器件S1和S2的串联支路连接在DC电源B的正极端和负极端之间。该串联支路的中间点连接到线路2。
下面，参考图10的电路图和图11所示的该电路的操作时序图对上述结构的脉冲产生电路的操作进行说明。
该电路中包括的所有开关器件S1到S6的ON/OFF状态由从图7所示的驱动控制电路51提供的开关信号SW1到SW6的逻辑电平控制。但是，在下面的说明中，为了简化，省略了有关从驱动控制电路51提供的开关信号的说明，并且仅按时间顺序对开关器件S1到S6的ON/OFF状态的变化进行说明。
在下面的说明中，假设开关器件S1到S6仅由S1到S6表示，并且诸如电容器C1和电感器L1的其它器件也类似地仅由诸如C1和L1的参考符号表示。
首先，恰在图11的时序图中显示的时间点t0之前，S1，S3和S5为OFF，S2，S4和S6为ON。因此，线路1通过二极管D3连接到DC电源B的正极端，并且线路1的电位等于(1/2)V。
类似地，线路2和3通过S2和S4连接到地电位Vs，并且它们的电位等于PDP的地电位Vs，即0[V]。因此，连接在线路1和2之间的C2已经被充电至电位(1/2)V。在本实施例中，假设在该装置的电源接通时，已经通过某种方式(未示出)把C1充电至电位(1/4)V。
当在时间点t0，S4被断开并且S5被接通时，由于形成了一个路径C1→S5→D1→L1，C1中的电荷通过线路3流入C0。由于L1中流动的电流是从谐振电路流入PDP 10的容性组分C0的谐振电流，如图11所示，该电流从S5的ON开始时间点t0逐渐增加，并且当谐振电流到达正峰值电流P1时，它随后逐渐下降。
线路3的电位从时间点t0的0[V]逐渐增加，并且在L1中流动的电流下降并等于0时的时间点t1几乎等于电位(1/2)V。第一时间的谐振转变(线路3在时间点t0和t1之间的电位变化)结束。该谐振转变导致的电位是由包括L1的谐振电路的谐振现象造成的，并且等于一个比在该第一时间在C1中充电的电位(1/4)V高的值。
在线路3的电位几乎等于(1/2)V时的时间点t1，S1被接通并且S2被断开，线路2从地电位切换到DC电源B的正极端，并且线路2的电位被固定在DC电源B的电位(1/2)V。因此，线路1的电位上升至最大电位V，这是因为线路2的偏置电位(1/2)V被添加到C2的充电电位(1/2)V。
而且，在该谐振电路中，线路2的偏置电位(1/2)V被添加到C1的常规充电电位(1/4)V，因此C1的电位上升到(3/4)V。通过电位的增加，从C1到C0的放电重新开始。第二时间的谐振转变在第一时间的谐振转变后发生，并且线路3的电位继续上升。
在线路3的电位几乎等于V时的时间点t2，S3被接通并且线路3的电位被固定在作为线路1电位的最大电位V。
然后，在时间点t3，S3和S5被断开并且S6被接通。因此，线路3中固定的最大电位V被解除，并且同时，常规谐振电流路径S5→D1→L1也被断开。
通过上述操作，新形成一个通过L1→D2→S6→C1的电流路径，并且现在把PDP 10的容性组分C0中充存的电荷向C1放电。即，谐振电流通过线路3再次开始流动，并且C0中积累的电荷被收集到C1中。由于此时的谐振电流在C0到C1的方向流动，当假设上述时间点t0和t2之间的电流方向为正时，此时的谐振电流方向如图11所示为负方向，即，此时的谐振电流可以被表示为在负方向的谐振电流。当谐振电流开始流动时，C0中积累的电荷逐渐减少。与此相关联，线路3的电位也逐渐下降。
在线路3的电位下降到几乎(1/2)V时的时间点t4，S1被断开并且S2被接通。因此，二极管D3导通，C2中的电荷由DC电源B补充，线路1的电位等于作为DC电源B电位的(1/2)V，并且线路2的电位等于PDP的地电位Vs，即0[V]。由于线路2连接到地，施加到C1的偏置电位等于0，使得C1到线路3的电位下降到C1的初始充电电位(1/4)V。在线路3的电位几乎等于电位(1/2)V时的时间点t4，第三时间的谐振转变(线路3在时间点t3和t4之间的电位变化)结束。
与C1的电位下降相关联，重新开始从C0到C1的放电。第四时间的谐振转变在第三时间的谐振转变后发生，并且线路3的电位如图11所示进一步下降。在线路3的电位几乎等于0[V]时的时间点t5，S4被接通，并且线路3的电位被固定在PDP的地电位Vs，即0[V]。
通过上述操作，在图10的线路3上产生图11所示的脉冲波形，并且通过也作为本电路输出端的线路3把诸如维持脉冲IPx或像素数据脉冲DP的每个脉冲提供到PDP 10。
从上述说明可以看出，该实施例的电路中包括的开关器件S1到S6执行开关操作时的电压范围被限制为 [ 0 ⇔ ( 1 / 2 ) V ] 或 [ ( 1 / 2 ) V ⇔ V ] . 即，该电路中的所有开关器件的耐电压被设置为(1/2)V就足够了，并且它们可以被设置为常规电路中的耐电压的一半。因此，实现了脉冲产生电路中使用的开关器件的小型化和低成本。
当然，同样，可以把作为脉冲产生电路提供的DC电源B的最大电压设置为(1/2)V(等于常规值的一半)就足够了。
此外，如果假设图3所示常规驱动电路中的电功率消耗为W0，可以如下表示
W0＝C0·V2·f  ...(3)
其中C0：PDP 10的容性组分
    V：DC电源的电压
    f：驱动频率
在图10所示的实施例的驱动电路中，由于电源电压等于常规电路的电源电压的1/2并且驱动频率等于常规电路的驱动频率的两倍，如果驱动电路中的电功率消耗被假设为W2，那么可以如下表示
W2＝C0·(V/2)2·(2f)＝(1/2)·C0·V2·f    ...(4)
可以理解，W2几乎等于常规电路中电功率消耗W0的一半。
在本实施例中，由于与前述第一实施例相比、仅使用脉冲产生电路中包括的一组谐振电路就足够了，因此可以实现电路器件数量的减少和成本的降低。
下面，对作为根据本实用新型的驱动装置的脉冲产生电路的第三实施例进行说明。
首先，参考图12所示电路图对根据第三实施例的脉冲产生电路的结构进行说明。
在图12中，用于产生DC电压(V/3)的DC电源B的负极端连接到作为PDP 10的地电位的PDP地电位Vs。DC电源B的正极端通过二极管D4和D3连接到线路1。
线路1通过开关器件S3连接到线路3，线路3作为一个到达PDP 10的每个电极(行电极或列电极)的输出端。PDP 10的容性组分C0连接到线路3。根据需要，也可以把一个输出驱动器电路插入从线路3到容性组分C0的路径上。
线路3通过电感器L1、二极管并联电路、和电容器C1连接到线路2。该二极管并联线路是指二极管D1和开关器件S5的串联支路与二极管D2和开关器件S6的串联支路的并联电路。在本实施例中，谐振电路由电感器L1、二极管并联电路、电容器C1、和PDP 10的容性组分C0构成。线路3进一步通过开关器件S4连接到线路2。
电容器C2的一端连接到二极管D3的阴极。开关器件S1和S2的串联支路的一端连接到二极管D3的阳极。类似地，电容器C3的一端连接到二极管D4的阴极。开关器件S7和S8的串联支路的一端连接到二极管D4的阳极。电容器C2的另一端连接到线路2，并且同时，还连接到开关器件S1和S2的串联支路的中间点。电容器C3的另一端连接到开关器件S1和S2的串联支路的另一端，并且连接到开关器件S7和S8的串联支路的中间点。开关器件S7和S8的串联支路的另一端连接到DC电源B的负极端。
根据本实施例的脉冲产生电路不限于图12所示的结构。即，在图中串联连接到线路1的每个二极管与在该二极管前和后连接的电容器和开关器件的串联支路组合，从而构成一级转变电压产生电路。在DC电源B和前述谐振电路之间以级联方式插入多级的转变电压产生电路，从而构成根据本实施例的脉冲产生电路。
即，有可能这样考虑，图12所示的实施例是通过插入两级转变电压产生电路来构造的，而上述图10所示的第二实施例是通过插入仅一级转变电压产生电路来构造的。
下面，参考图12的电路图和图13所示该电路的操作时序图对根据本实施例的脉冲产生电路的操作进行说明。
该电路中包括的所有开关器件S1到S8的ON/OFF状态由从图7所示驱动控制电路51提供的开关信号SW1到SW8的逻辑电平控制。但是，为了简化下面的说明，省略了有关从驱动控制电路51提供的每个开关信号的说明，并且仅按时间顺序对开关器件S1到S8的ON/OFF状态的变化进行说明。
在下面的说明中，假设开关器件S1到S8仅由S1到S8表示，并且诸如电容器C1和电感器L1的其它器件也类似地仅由诸如C1和L1的参考符号表示。
首先，恰在图13的时序图中显示的时间点t0之前，S1，S3，S5和S7为OFF，并且S2，S4，S6和S8为ON。因此，线路1通过二极管D3和D4连接到DC电源B的正极端。线路1的电位等于DC电源B的电位(1/3)V。
类似地，由于线路2和3通过S4，S2和S8连接到地电位Vs，它们的电位等于PDP的地电位Vs，即0[V]。
因此，连接在线路1和2之间的C2和C3已经被充电到电位(1/3)V。在本实施例中，假设在该装置的电源接通时，已经通过某种方式(未示出)把该谐振电路中包括的C1充电到电位(1/6)V。
当在时间点t0，S4和S6被断开并且S5被接通时，在谐振电路中形成一个路径C1→S5→D1→L1，并且C1中的电荷通过线路3流入C0。此时，由于谐振电路的L1中流动的电流是谐振电路的L1和PDP 10的容性组分C0的谐振电流，如图13所示，该电流从S5的ON开始时间点t0逐渐增加，并且当谐振电流到达正峰值电流P2时，它随后逐渐下降。
如图13所示，线路3的电位从时间点t0的0[V]逐渐上升，并且在L1中流动的谐振电流下降为0时的时间点t1变为几乎等于电位(1/3)V。由于上述电位是由包括L1的谐振电路的谐振现象造成的，它等于一个比在C1中的初始充电电位(1/6)V高的值。
在线路3的电位几乎等于(1/3)V时的时间点t1，S1被接通，S2被断开，并且线路2侧的C2端通过S1连接到线路1侧的C3端。线路1的电位上升至(2/3)V，这是因为C3的充电电位(1/3)V被添加到C2的充电电位(1/3)V。
同样，对于C1，由C3导致的偏置电位(1/3)V被添加到C1的常规充电电位(1/6)V，使得谐振电路中C1的电位上升至(1/2)V。由于上述电位的增加，重新开始从C1到C0的放电。谐振电流通过S5，D1和L1再次流动，即，第二时间的谐振转变(时间点t1到t2)在第一时间的谐振转变(时间点t0到t1)后发生，并且线路3的电位继续上升。在此情况下的谐振电流表现图13所示的变化，即，它逐渐增加，并且当它到达峰值P2时，它随后以与上述时间点t0到t1的情况类似的方式逐渐下降。
在线路3的电位几乎等于(2/3)V时的时间点t2，S7被接通，S8被断开，并且线路2侧的C3端通过S7连接到DC电源B的正极端。因此，线路1的电位上升至最大电位V，这是因为由DC电源B导致的偏置电位(1/3)V被进一步添加到C2的充电电位(1/3)V和C3的充电电位(1/3)V。
同样，对于C1，C3的充电电位(1/3)V和由DC电源B导致的偏置电位(1/3)V被类似地添加到初始充电电位(1/6)V，使得谐振电路中C1的电位上升至(5/6)V。因此，从C1到C0的放电重新开始，并且谐振电流通过S5、D1和L1再次流动，即，第三时间的谐振转变(时间点t2到t3)在第二时间的谐振转变(时间点t1到t2)之后发生，并且线路3的电位继续上升。在此情况下的谐振电流也表现图13所示的变化，即，它逐渐增加，并且当它到达峰值P2时，它随后以与上述时间点t0到t1和时间点t1到t2的情况相似的方式逐渐下降。
在线路3的电位几乎等于V时的时间点t3，S3被接通并且线路3被固定在作为线路1电位的最大电位V。
然后，在时间点t4，S3和S5被断开并且S6被接通。因此，线路3中固定的最大电位V被解除，并且同时，也断开通过S5→D1→L1的常规谐振电流路径。
通过上述操作，新形成一个谐振电流路径L1→D2→S6→C1，并且把PDP 10的容性组分C0中充存的电荷向C1放电。即，谐振电流开始通过线路3再次流动，并且现在C0中积累的电荷被收集到C1中。由于此时的谐振电流在从C0到C1的方向流动，当把上述在时间点t0和t3之间的电流方向假设为正时，此时谐振电流的方向如图13所示是相反方向，即，此时的谐振电流可以表示为负方向的谐振电流。当该谐振电流开始流动时，C0中积累的电荷逐渐减少。与此相关联，线路3的电位也逐渐降低。
在线路3的电位下降到几乎(2/3)V时的时间点t5，S7被断开并且S8被接通。因此，线路2的电位被设置为仅(1/3)V(C3的充电电位)，这是因为由DC电源B导致的偏置电位(1/3)V被去除了。谐振电路中C1的电位也下降到(1/2)V，该电位是通过把C1中的初始充电电位(1/6)V添加到线路2的电位(1/3)V获得的。
因此，从C0到C1的放电重新开始。第五时间的谐振转变(时间点t5到t6)在第四时间的谐振转变(时间点t4到t5)之后发生，并且线路3的电位继续下降。在此情况下在L1中流动的谐振电流表现图13所示的变化，即，它在负方向逐渐增加，并且当它到达峰值P2时，它随后以与上述时间点t4到t5的情况相似的方式逐渐下降。
在线路3的电位下降到几乎(1/3)V时的时间点t6之后，S1被断开并且S2被接通。因此，线路2的电位等于地电位Vs，即0[V]，并且谐振电路中C1的电位也下降至作为初始充电电位(1/6)V。
因此，重新开始从C0到C1的放电。第六时间的谐振转变(时间点t6到t7)在第五时间的谐振转变(时间点t5到t6)之后发生，并且线路3的电位进一步下降。当然，在此情况下的谐振电流如图13所示也表现出与上述时间点t4到t5和时间点t5到t6的情况相似方式的变化。
然后，在线路3的电位几乎等于0[V]时的时间点t7，S4被接通并且线路3的电位被固定在PDP的地电位Vs，即0[V]。在时间点t7，使二极管D3和D4导通，C2和C3的电荷由DC电源B补充，并且线路1的电位等于(1/3)V。
通过上述操作，在图12所示的线路3上产生图13所示的脉冲波形，并且通过也作为输出端的线路3把诸如维持脉冲IPx或像素数据脉冲DP的每个脉冲提供到PDP 10。
从上述说明可以看出，本实施例的电路中包括的开关器件S1到S8执行开关操作时的电压范围被限制在 [ 0 ⇔ ( 1 / 3 ) V ] , [ ( 1 / 3 ) V ⇔ ( 2 / 3 ) V ] 或 [ ( 2 / 3 ) V ⇔ V ] . 即，该电路中的所有开关器件的耐电压被设置为(1/3)V就足够了，并且它们可以被设置为常规电路中的耐电压的1/3。因此，实现了脉冲产生电路中使用的开关器件的小型化和低成本。
当然，同样，可以把为脉冲产生电路提供的DC电源B的最大电压设置为(1/3)V(等于常规值的1/3)就足够了。
此外，如果假设图3所示常规驱动电路中的电功率消耗为W0，可以如下表示
W0＝C0·V2·f  ...(5)
其中C0：PDP 10的容性组分
    V：DC电源的电压
    f：驱动频率
在图12所示的实施例的驱动电路中，由于电源电压等于常规电路的电源电压的1/3并且驱动频率等于常规电路的驱动频率的三倍，如果驱动电路中的电功率消耗被假设为W3，那么可以如下表示
W3＝C0·(V/3)2·(3f)＝(1/3)·C0·V2·f    ...(6)
可以理解，W3几乎等于常规电路中电功率消耗W0的1/3。
本实施例的结构不限于上述图12所示的电路。即，通过增加在DC电源和谐振电路之间插入的被称为转变电压产生电路的级联级的数量，可以使用具有更低耐电压的开关器件。可以进一步减少该电路中的电功率消耗和应为该电路提供的DC电源的电压值。
在具有容性负载的显示装置中，第一到第三实施例可以应用于维持脉冲产生电路和像素数据脉冲产生电路中的任何一个电路。
尽管已经在第一到第三实施例中对使用正极性驱动脉冲的脉冲产生电路进行了说明，但是本实用新型不限于此，而是还可以应用于使用负极性驱动脉冲的脉冲产生电路。
尽管在第一到第三实施例中，谐振电路中的电感器L1和L2被公共用于PDP10的容性组分C0的充电路径和放电路径，但本实用新型不限于此，也可以为充电路径和放电路径分别提供电感器。
如上面所详细说明的，根据本实用新型的显示板驱动装置，可以实现装置的低电功率消耗。可以减少装置中内置的DC电源的电压值，使得可以使用具有低耐电压的开关器件。
下面将对根据本实用新型的显示板驱动电路进行说明。如后面将说明的图14或19所示，假设在图7所示的行电极驱动电路31和41和列电极驱动电路21的每一个电路中提供根据本实用新型的用于驱动显示板的显示板驱动电路。
图14显示根据本实用新型的显示板驱动电路的第四实施例，将在下面对该电路的结构进行说明。
在图14中，用于产生DC电压+V[V]的DC电源(未示出)的负极端(0[V])连接到作为PDP 10的地电位的地电位G(0[V])。DC电源(未示出)的正极端(+V[V])连接到本电路的第一电源端Vmax。
开关B2-SW的一端连接到电源端Vmax。开关B2-SW的另一端连接到二极管G2-Di的阳极、输出端OUT、串联支路U2、和串联支路D2。
输出端OUT是到达PDP 10的每个行电极或列电极的脉冲信号的一个输出端。PDP 10中放电单元C(i，j)的容性组分C0连接到输出端OUT。根据需要，也可以把一个输出驱动器电路插入到从输出端OUT到容性组分C0的路径上。
串联支路U2是指一个包括电感器U2-L、二极管U2-Di、和开关U2-SW的串联电路。类似地，串联支路D2是指一个包括电感器D2-L、二极管D2-Di、和开关D2-SW的串联电路。
每个串联支路U2和D2的另一端连接到电容器C2的一端。一个包括串联支路U2和D2以及电容器C2的部分构成了本实施例中的第二谐振电路。
二极管G2-Di的阴极连接到开关G2-SW的一端。开关G2-SW的另一端连接到二极管B1-Di的阳极、电容器C2的另一端、电容器C3的一端、和本电路的第二电源端Vmid。在本实施例中，假设把一个作为第一电源端Vmax的1/2电位的电压+V/2[V]提供到Vmid。
二极管B1-Di的阴极连接到开关B1-SW的一端。开关B1-SW的另一端连接到开关G1-SW的一端、串联支路U1、串联支路D1、和输出端OUT。串联支路U1是指一个包括电感器U1-L、二极管U1-Di、和开关U1-SW的串联电路。类似地，串联支路D1是指一个包括电感器D1-L、二极管D1-Di、和开关D1-SW的串联电路。
串联支路U1和D1的每一个的另一端连接到电容器C1的一端。串联支路U1和D1以及电容器C1以与第二谐振电路类似的方式构成本实施例中的第一谐振电路。
开关G1-SW的另一端连接到电容器C1的另一端、电容器C3的另一端、和地电位G(0[V])。
下面，参考图14的电路图和图15所示的时序图对根据本实用新型第一实施例的显示板驱动电路的操作进行说明。
例如，可以通过使用在一个FET的漏端和源端之间的部分来构成本电路中包括的每个开关器件，或者可以使用其它开关器件。在使用FET的情况下，假设开关器件的ON/OFF状态由施加到FET的栅端的控制信号来控制。
假设图14所示的所有开关的ON/OFF状态由从图13所示驱动控制电路51提供的控制信号的逻辑电平控制。但是，为了简化说明，省略了有关从驱动控制电路51提供的每个控制信号的说明，仅按时间顺序对开关的ON/OFF状态的变化进行说明。
在下面的说明中，所有开关的名字仅由诸如U1-SW之类的参考符号表示。类似地，诸如电容器和电感器的其它器件也仅由诸如C1和U1-L的参考符号表示。
首先，恰在图15的时序图中显示的时间点t0之前，开关U1-SW，B1-SW，U2-S2和B2-SW为OFF，并且开关D2-SW，G2-SW，D1-SW，和G1-SW为ON。在此情况下电路的连接状态如图16的连接图所示。从图中可以看出，输出端OUT通过G1-SW连接到地电位，并且其电位等于PDP的地电位，即0[V]。
在本实施例中，假设在该电路的电源接通时C1和C2已经通过某种方式(未示出)被充电至电位+V/4[V]。当然，在Vmid和地之间连接的C3也已经被充电至作为Vmid电位的+V/2[V]。因此，一个正电位已经被施加到图16中显示的所有二极管的阴极。由于输出端OUT如上所述连接到地，所有二极管的阳极电位等于0[V]。因此，图16中显示的所有二极管是非导通的，不用担心每个二极管的阴极侧的电位对输出端OUT造成影响。
然后，在时间点t0，目前为止处于ON状态的开关D2-SW，G2-SW，D1-SW和G1-SW被断开，并且U1-SW被接通。因此，输出端OUT通过第一谐振电路的包括U1-L、U1-Di和U1-SW的串联支路U1连接到C1。如上所述，C1已经被充电至电位+V/4[V]，并且输出端OUT的电位等于0[V]。因此，C1中所充的电荷从输出端OUT通过串联支路U1移动到PDP 10中放电单元C(i，j)的容性组分C0。即，用于对C0充电的电流开始通过串联支路U1流动。
与C0被充电相关联，C0的电位(即输出端OUT的电位)从地电位0[V]逐渐上升。上述电位的增加是由U1-L和C0的谐振现象造成的。因此，在谐振电流的一个增加时间段的电位增加速率较大，并且存在的一个趋势是，在谐振电流的一个下降时间段的电位增加速率呈现饱和。此外，由谐振现象导致的电位增加超过了C1中的初始充电电位+V/4[V]。
尽管输出端OUT的电位又继续上升，由于阻抗组分的损失，它不能上升至+V/2[V]，并且在谐振电流等于0时的时间点，二极管U1-Di被断开并且它被固定在一个低于+V/2[V]的电位。在该固定之后的时间点t1，B1-SW被接通并且输出端OUT通过B1-SW和B1-Di连接到Vmid。因此，输出端OUT的电位迅速上升至作为Vmid电位的+V/2[V]，并且固定在电位+V/2[V]。
在随后的时间点t2，U2-SW被接通并且输出端OUT通过第二谐振电路的包括U2-L、U2-Di、和U2-SW的串联支路U2连接到C2。如上所述，C2的初始充电电位等于+V/2[V]。但是，在图14的电路中，作为C3的电位的+V/2[V]被作为偏置电位添加到C2。即，由于添加了偏置电位，从输出端OUT来看，C2的电位等于
(+V/4[V])+(+V/2[V])＝+3V/4[V]
因此，在图15的时序图所示的时间点t2，C2的电位比输出端OUT的电位(+V/2[V])高+V/4[V]。由于该电位差，充电电流开始通过串联支路U2和输出端OUT从C2再次流入C0。
与C0被再次充电相关联，输出端OUT的电位开始从+V/2[V]逐渐上升。该电位上升是由U2-L和C0的谐振现象造成的。因此，如果第一和第二谐振电路中电感器等的电路常数被设置为相同的，那么输出端OUT的电位增加所表现的趋势与如上所述第一谐振电路在时间点t0到t1显示的谐振现象的情况相似。
在图15的时序图中，用于把输出端OUT的电位固定为+V/2[V]的B1-SW在时间点t2未被断开。这是因为，U2-SW的接通使得B1-Di的阴极侧的电位比作为阳极侧电位的+V/2[V]高，B1-SW成为非导通的，并且输出端OUT的电位固定被自动解除。
尽管输出端OUT的电位又继续上升，由于阻抗组分的损失，它不能上升至+V[V]，并且在谐振电流等于0时的时间点，二极管U2-Di被断开并且它的电位被固定在一个低于+V[V]的电位。在电位固定后的时间点t3，B2-SW被接通。因此，输出端OUT通过B2-SW直接连接到电源端Vmax。因此，输出端OUT的电位迅速上升至作为Vmax电位的+V[V]，并且固定在该电路的最大电位+V[V]。
图17显示在时间点t3过后在输出端OUT已经被固定在最大电位+V[V]状态下的显示板驱动电路的连接状态。在图中，尽管所有开关U1-SW，B1-SW，U2-SW，和B2-SW为ON，正最大电位+V[V]被施加到图中显示的所有二极管的阴极。因此，所有二极管成为非导通的，不必担心每个二极管的阳极侧的电位会影响输出端OUT。
下面，将对当来自输出端OUT的脉冲波形下降时的操作进行说明。
首先，在图15显示的时序图的时间点t4，迄今为止处于ON状态的开关U1-SW，B1-SW，U2-SW和B2-SW被断开，并且D2-SW被接通。因此，输出端OUT通过第二谐振电路的包括D2-L、D2-Di和D2-SW的串联支路D2连接。即，连接到输出端OUT的C0通过串联支路D2连接到C2。
如上所述，从输出端OUT(即从C0)来看的C2电位等于包括C3的偏置电位在内的+3V/4[V]。在时间点t3和t4之间的时间段，C0已经被充电至最大电位+V[V]。因此，在此情况下，C2收集C0中积累的电荷。即，由第二谐振电路的D2-L和C2导致的谐振电流以从C0向C2放电的形式开始流动。由于B2-SW的断开已经解除了最大电位+V[V]的固定，输出端OUT的电位如图15所示与C0的放电相关联地逐渐下降。
尽管此时谐振电流的方向与在电位上升时的方向相反，如果谐振电路中D2支路和U2支路的电路常数相同，那么电位变化的状态将表现为与在上升时相似的趋势。即，在谐振电流增加时的电位下降速率较大，并且在谐振电流下降时的电位下降速率呈现饱和。C0的电位(即输出端OUT的电位)下降超过V/4[V](在C0开始放电时C0和C2之间的电位差)。
恰在输出端OUT的电位下降至+V/2[V]之前的时间点t5，G2-SW被接通并且现在输出端OUT通过G2-SW和G2-Di连接到Vmid。因此，输出端OUT的电位迅速下降至作为Vmid电位的+V/2并且固定在+V/2[V]。
在随后的时间点t6，D1-SW被接通并且输出端OUT通过第一谐振电路的包括D1-L、D1-Di、和D1-SW的串联支路D1连接到C1。如上所述，C1的充电电位等于+V/4[V]并且在时间点t6的输出端OUT的电位(即C0的电位)等于+V/2[V]。因此，现在从C0向C1充电，并且由第一谐振电路的D1-L和C1导致的谐振电流开始流动。因此，输出端OUT的电位也开始再次从+V/2[V]下降。
恰在输出端OUT的电位进一步下降至等于0[V]之前的时间点t7，G1-SW被接通并且输出端OUT直接连接到地电位0[V]。因此，输出端OUT的电位被固定在地电位0[V]。
在图14的显示板驱动电路中，基于从图13所示驱动控制电路51提供的用于各个开关的控制信号，重复执行上述操作。因此，图15所示的脉冲波形周期性地出现在显示板驱动电路的输出端OUT。
图18的时序图显示了在根据本实施例的显示板驱动电路被用作例如行电极驱动电路31和41中的维持脉冲IPy和IPx的产生电路(维持驱动器)的情况下Y电极和X电极的脉冲波形的状态。
尽管在图14所示的电路中，电源电压已经被设置为+V[V]和+V/2[V]并且已经使用了所谓的正极性脉冲的产生电路，但本实施例不限于此。例如，也可能通过使用负电源和把二极管的极性设置为相反极性来构造一个负极性脉冲的产生电路。
在本实施例中，通过改变第二电源端Vmid的电位，可以调节脉冲波形的形状。因此，可以根据所要驱动的负载的情况来进一步优化脉冲波形的形状，以便有效地减少电功率消耗。在本实施例中，图14中的电容器C3的电位通过电路的操作被自动稳定在+V/2[V]。因此，在把Vmid的电位固定为+V/2[V]并且使用该显示板驱动电路的情况下，可以省略用于向Vmid施加电压的DC电源。
下面对根据本实用新型的显示板驱动电路的第五实施例进行说明。
图19的电路图中显示第五实施例的结构。在图中，用于产生DC电压+V/2[V]和-V/2[V]的DC电源(未示出)的地端(0[V])连接到作为PDP 10地电位的地电位G(0[V])。DC电源(未示出)的正极端(+V/2[V])连接到本电路的第一电源端V1，负极端(-V/2[V])连接到本电路的第二电源端V2。
开关B2-SW的一端连接到电源端V1。开关B2-SW的另一端连接到二极管G2-Di的阳极、串联支路U2、串联支路D2、和输出端OUT。
输出端OUT是到达PDP 10的每个行电极或列电极的脉冲信号的一个输出端。PDP 10中放电单元C(i，j)的容性组分C0连接到输出端OUT。根据需要，也可以把一个输出驱动器电路插入到从输出端OUT到容性组分C0的路径上。
串联支路U2是指一个包括电感器U2-L、二极管U2-Di、和开关U2-SW的串联电路。类似地，串联支路D2是指一个包括电感器D2-L、二极管D2-Di、和开关D2-SW的串联电路。
串联支路U2和D2的每一个的另一端连接到电容器C2的一端。一个包括串联支路U2和D2以及电容器C2的部分构成了本实施例中的第二谐振电路。
二极管G2-Di的阴极连接到开关G2-SW的一端。开关G2-SW的另一端连接到二极管B1-Di的阳极、电容器C2的另一端、(后面将说明的)电容器C1的一端、和地电位。
二极管B1-Di的阴极连接到开关B1-SW的一端。开关B1-SW的另一端连接到开关G1-SW的一端、输出端OUT、串联支路U1、和串联支路D1。串联支路U1是指一个包括电感器U1-L、二极管U1-Di、和开关U1-SW的串联电路。类似地，串联支路D1是指一个包括电感器D1-L、二极管D1-Di、和开关D1-SW的串联电路。
串联支路U1和D1的每一个的另一端连接到电容器C1的一端。串联支路U1和D1以及电容器C1以与第二谐振电路相似的方式构成了本实施例中的第一谐振电路。
开关G1-SW的另一端连接到作为本电路第二电源端的V2(-V/2[V])。
下面，参考图19的电路图和图20中的时序图对根据本实用新型第二实施例的显示板驱动电路的操作进行说明。
例如，可以由一个使用漏端和源端之间的开关功能的FET来构成本电路中包括的每个开关器件，或者可以使用其它开关器件。在使用FET的情况下，假设开关器件的ON/OFF状态由施加到FET的栅端的控制信号来控制。
假设图14中显示的所有开关器件的ON/OFF状态由从图13所示驱动控制电路51提供的控制信号的逻辑电平控制。但是，为了简化说明，省略了有关从驱动控制电路51提供的每个控制信号的说明，在下面仅按时间顺序对开关的ON/OFF状态的变化进行说明。
在下面的说明中，所有开关的名字仅由诸如U1-SW的参考符号表示。类似地，诸如电容器和电感器的其它器件也仅由诸如C1和U1-L的参考符号表示。
首先，恰在图20的时序图中显示的时间点t0之前，开关U1-SW，B1-SW，U2-SW和B2-SW为OFF，并且开关D2-SW，G2-SW，D1-SW和G1-SW为ON。因此，输出端OUT通过G1-SW连接到电源端V2，并且它的电位等于-V/2[V]。因此，在时间点t0，连接到输出端OUT的PDP 10的放电单元C(i，j)的容性组分C0已经被充电至电位-V/2[V]。
在本实施例中，假设在本电路的电源接通时，已经通过某种方式(未示出)分别把C1和C2充电至电位-V/4[V]和+V/4[V]。
然后，在时间点t0，迄今为止已经处于ON状态的开关D2-SW，G2-SW，D1-SW和G1-SW被断开并且U1-SW被接通。因此，输出端OUT通过第一谐振电路的包括U1-L、U1-Di、和U1-SW的串联支路U1连接到C1。
如上所述，C1已经被充电至电位-V/4[V]并且输出端OUT的电位等于-V/2[V]。因此，由于该电位差，充电电流开始通过串联支路U1和输出端OUT从C1向C0流动。
与此相关联，C0的电位(即输出端OUT的电位)从-V/2[V]逐渐上升。上述电位增加是由U1-L和C0的谐振现象造成的。在谐振电流的增加时间段的电位增加速率较大，并且存在的一个趋势是，在谐振电流的下降时间段的电位增加速率呈现饱和。此外，由谐振现象导致的电位增加超过了C1中的初始充电电位-V/4[V]。
尽管输出端OUT的电位又继续上升，但是由于阻抗组分的损失，它不能上升至0[V]，并且在谐振电流等于0时的时间点，二极管U1-Di被断开并且其电位被固定在一个低于0[V]的电位。在该固定之后的时间点t1，B1-SW被接通，并且U1-SW被断开。因此，输出端OUT通过B1-SW和B1-Di连接到地端。因此，输出端OUT的电位被固定到0[V]。
在随后的时间点t2，U2-SW被接通并且输出端OUT通过第二谐振电路的包括U2-L、U2-Di、和U2-SW的串联支路U2连接到C2。如上所述，C2已经被充电至+V/4[V]，并且其电位高于输出端OUT的电位0[V]。因此，由于该电位差，充电电流通过串联支路U2和输出端OUT开始从C2再次流入C0。
与C0被再次充电相关联，输出端OUT的电位开始从0[V]逐渐增加。该电位增加是由U2-L和C0的谐振现象造成的。因此，如果第一和第二谐振电路中的电感器等的电路常数被设置为相同，输出端OUT的电位增加所表现的趋势将与如上所述第一谐振电路的谐振现象在时间点t0到t1表现的情况类似。
尽管输出端OUT的电位又继续上升，但是由于阻抗组分的损失，它不能上升至+V/2[V]，并且在谐振电流等于0时的时间点，二极管U2-Di被断开并且其电位被固定在一个低于+V/2[V]的电位。在该电位固定之后的时间点t3，B2-SW被接通，使得输出端OUT通过B2-SW直接连接到电源端V1。因此，输出端OUT的电位迅速上升至作为V1电位的+V/2[V]，并被固定在电位+V/2[V]。
下面，对当来自输出端OUT的脉冲波形下降时的操作进行说明。
首先，在图20显示的时序图中的时间点t4，迄今为止处于ON状态的开关B1-SW，U2-SW和B2-SW被断开并且D2-SW被接通。因此，输出端OUT通过第二谐振电路的包括D2-L、D2-Di和D2-SW的串联支路D2连接到C2。即，连接到输出端OUT的C0通过串联支路D2连接到C2。
如上所述，C2的电位等于+V/4[V]并且，在时间点t3和t4之间的时间段，C0已经被充电至+V/2[V]。因此，在此情况下，C2收集C0中积累的电荷，并且由第二谐振电路的D2-L和C2导致的谐振电流开始以从C0向C2放电的形式流动。由于B2-SW的断开解除了+V/2[V]的电位固定，输出端OUT的电位如图20所示与C0的放电相关联地逐渐降低。
尽管此时谐振电流的方向与如上所述电位上升时的方向相反，如果谐振电路中支路的电路常数相同，那么电位变化的状态表现的趋势与电位上升时相似。即，在谐振电流增加时的电位降低速率较大，并且在谐振电流下降时的电位下降速率呈现饱和。C0的电位(即输出端OUT的电位)下降超过V/4[V](即在C0放电开始时C0和C2之间的电位差)。
恰在输出端OUT的电位下降至0[V]之前的时间点t5，G2-SW被接通并且D2-SW被断开。因此，输出端OUT通过G2-SW和G2-Di连接到地电位。输出端OUT的电位迅速下降至地电位并且被固定在0[V]。
在随后的时间点t6，D1-SW被接通并且输出端OUT通过第一谐振电路的包括U1-L、D1-Di和D1-SW的串联支路D1连接到C1。如上所述，C1的电位等于-V/4[V]，并且在时间点t6的输出端OUT的电位(即C0的电位)等于0[V]。因此，现在是从C0向C1充电，并且由第一谐振电路的U1-L和C1导致的谐振电流开始流动。因此，输出端OUT的电位再次开始从0[V]下降。
恰在输出端OUT的电位进一步下降至-V/2[V]之前的时间点t7，G1-SW被接通并且输出端OUT直接连接到电源端V2(-V/2[V])。因此，输出端OUT的电位被固定在-V/2[V]。
在图19的显示板驱动电路中，基于从图13所示驱动控制电路51提供的用于各个开关的控制信号，重复执行上述操作。因此，图20所示的脉冲波形周期性地出现在显示板驱动电路的输出端OUT。
图21的时序图显示了在根据实施例的显示板驱动电路被用作例如行电极驱动电路31和41中的维持脉冲IPy和IPx的产生电路(维持驱动器)的情况下Y电极和X电极的脉冲波形的状态。
由上述实施例的显示板驱动电路产生的脉冲波形具有双极性特性，其幅度是从-V/2到+V/2。从每个行电极驱动电路提供到每个电极的脉冲串的相位由驱动控制电路51控制，使得Y电极和X电极之间的电位差Vdmax等于或高于放电开始电压。
如上面详细说明的，根据本实用新型，通过使用所连接的多级谐振电路，可以省略图6所示的常规双谐振电路中的电位转变电路。可以防止由电位转变电路的开关器件造成的电功率损失和与寄生电容的激励相关联所产生的电功率损失，并且可以抑制在驱动显示板时的电功率消耗。
尽管在上述第四和第五实施例中使用了仅两级的谐振电路，但是本实用新型不限于这些实施例。即，还可以通过组合不同幅度范围的n(n≥3)个级的谐振电路来产生根据本实用新型的显示板驱动电路。在第五实施例的情况下，由于脉冲波形需要对于地电位是对称的，因此需要把n的值设置为偶数。通过使用这种类型的结构，可以进一步减小对器件的耐电压的要求。为了减小电功率消耗所进行的脉冲波形优化可以更精细地进行。
在第四和第五实施例中，每个谐振电路中的所有电感器等的电路常数被假定为相同以便清楚地解释。但是，本实用新型不限于这些例子。即，根据本实用新型，由于每级谐振电路中的电感器等的常数可以被单独地调节，因此通过调节这些值，可以精细地设置脉冲波形的优化。
此外，如果由于驱动序列的改善而扩展了脉冲波形中的谐振时间，通过增加谐振电路的电感，可以改善电功率的收集效率。但是，电感的增加会导致电感器中匝数的增加，使得其DC阻抗增加。而且，在此情况下，由于在本实用新型中使用多级谐振电路，电感器可以被分布到多个电感器中。可以容易地消除与电感的增加相关联所导致的阻抗分量增加之类的缺点。
如上面详细说明的，根据本实用新型，所提供的显示板驱动电路可以容易地进行脉冲波形的优化设计，并且可以减小在驱动负载时的电功率消耗。

Claims (15)

1.一种用于驱动显示板的显示板驱动装置，该显示板具有行电极组、与所述行电极组交叉布置的列电极组、和容性发光器件，每个容性发光器件被布置在所述行电极组和所述列电极组的每个交叉点，其中当驱动显示板时，通过一个输出端把驱动脉冲施加到每个所述容性发光器件，其特征在于，所述装置包括：
DC电源，用于维持预定电压；
转变电压产生电路，用于通过对来自所述DC电源的电荷的充电和放电来产生上升和下降的转变电压；和
谐振中继电路，用于基于所述转变电压从所述输出端产生一个脉冲作为所述驱动脉冲，该脉冲的前沿逐渐上升，该脉冲的后沿逐渐下降。
2.根据权利要求1所述的装置，其中所述谐振中继电路包括：
第一开关电路，用于通过一电感器在所述输出端和一个用于收集电功率的电容器之间交替形成一个正向/反向电流路径，该电流路径包括一个二极管；和
第二开关电路，用于把在所述输出端的所述驱动脉冲的峰值固定在其最大电平或最小电平。
3.根据权利要求1所述的装置，其中所述转变电压产生电路包括：
电容器，由来自所述DC电源的预定电压充电；
二极管，连接到所述电容器的一端，用于防止充入所述电容器中的电荷回流；和
开关电路，连接到所述电容器的另一端，用于开关一个提供到所述电容器的偏置电压。
4.根据权利要求1所述的装置，其中两级或更多级的所述转变电压产生电路被级联并设置在所述DC电源和所述谐振中继电路之间。
5.根据权利要求1所述的装置，其中在所述DC电源和所述谐振中继电路之间提供所述谐振中继电路来代替所述转变电压产生电路。
6.根据权利要求1所述的装置，其中所述驱动脉冲的前沿和后沿包括多个谐振转变时段，在这些时段中逐步发生谐振转变。
7.根据权利要求1所述的装置，其中所述谐振电压产生电路产生在所述驱动脉冲的最大电平和它的中间电平之间上升和下降的转变电压。
8.根据权利要求3所述的装置，其中
如果偏置电压没有被添加到所述转变电压产生电路中包括的电容器上，则所述电容器的高电位侧上的端子被设置为所述驱动脉冲的中间电平，而低电位侧上的端子被设置为所述驱动脉冲的最小电平，并且
如果偏置电压已经被添加到所述电容器上，则所述电容器的高电位侧上的端子被设置为所述驱动脉冲的最大电平，而低电位侧上的端子被设置为所述驱动脉冲的中间电平。
9.一种用于驱动显示板的显示板驱动装置，该显示板具有行电极组、与所述行电极组交叉布置的列电极组、和容性发光器件，每个容性发光器件被布置在所述行电极组和所述列电极组的每个交叉点，其中当驱动显示板时，通过一个输出端把驱动脉冲提供到每个所述容性发光器件，其特征在于，所述装置包括：
参考电位产生电路，用于从一个高电位按顺序产生多个参考电位；
谐振电路，通过所述输出端连接到所述容性发光器件，形成一个谐振电路，并从所述多个参考电位的每一个电位向所述输出端产生在不同的定时上升和下降的多个谐振电压；和
箝压电路，用于把每个所述谐振电压中的峰值电压固定到所述多个参考电位中的一个，并向所述输出端产生一个脉冲作为所述驱动脉冲，该脉冲把所述多个参考电位的最高值设置为它的幅值，并且具有逐渐上升的前沿和逐渐下降的后沿。
10.根据权利要求9所述的装置，其中所述谐振电路包括一电感器、一用于收集电荷的电容器、和一用于交替形成包括一个二极管的正向/反向电流路径的开关电路，并且通过开关所述开关电路，当所述输出端的电位上升和下降时形成一个包括所述电感器和所述容性发光器件的谐振电路。
11.根据权利要求9所述的装置，其中所述箝压电路包括多个二极管和一个开关电路，并且通过开关所述开关电路，把所述输出端的电位固定在所述多个参考电位之一。
12.根据权利要求9所述的装置，其中所述多个参考电位中的最高值和最低值的极性不同。
13.一种用于驱动显示板的显示板驱动装置，该显示板具有行电极组、与所述行电极组交叉布置的列电极组、和容性发光器件，每个容性发光器件被布置在所述行电极组和所述列电极组的每个交叉点，其中当驱动显示板时，通过一个输出端把驱动脉冲提供到每个所述容性发光器件，其特征在于，所述装置包括：
第一并联电路，包括两个串联支路的并联连接，其中一个串联支路由一个电感器、一个开关和一个二极管的串联连接构成，另一个串联支路由一个电感器、一个开关和一个与前述二极管相反极性的二极管的串联连接构成；
第二并联电路，具有与所述第一并联电路相同的结构；
串联电路，包括第一开关、第一二极管、第二开关、第二二极管、第三开关、和第四开关的串联连接；
第一、第二和第三电容器；
输出端，用于产生脉冲信号；和
DC电源，具有第一和第二电位，
其中所述第一开关的一端连接到所述第一电位，
所述第一开关的另一端连接到所述第一二极管的阳极、所述第一并联电路的一端、和所述输出端，
所述第一并联电路的另一端连接到所述第一电容器的一端，
所述第一二极管的阴极连接到所述第二开关的一端，
所述第二开关的另一端连接到所述第二二极管的阳极、所述第一电容器的另一端、所述第三电容器的一端、和所述第二电位，
所述第二二极管的阴极连接到所述第三开关的一端，
所述第三开关的另一端连接到所述第四开关的一端、所述第二并联电路的一端、和所述输出端，
所述第二并联电路的另一端连接到所述第二电容器的一端，
所述第四开关的另一端连接到所述第二电容器的另一端、所述第三电容器的另一端、和一地电位，以及
基于由预定序列产生的控制信号来控制每个所述开关的ON/OFF状态，从而向所述输出端产生所述驱动脉冲。
14.一种用于驱动显示板的显示板驱动装置，该显示板具有行电极组、与所述行电极组交叉布置的列电极组、和容性发光器件，每个容性发光器件被布置在所述行电极组和所述列电极组的每个交叉点，其中当驱动显示板时，通过一个输出端把驱动脉冲提供到每个所述容性发光器件，其特征在于，所述装置包括：
第一并联电路，包括两个串联支路的并联连接，其中一个串联支路由一个电感器、一个开关和一个二极管的串联连接构成，另一个串联支路由一个电感器、一个开关和一个与前述二极管相反极性的二极管的串联连接构成；
第二并联电路，具有与所述第一并联电路相同的结构；
串联电路，包括第一开关、第一二极管、第二开关、第二二极管、第三开关、和第四开关的串联连接；
第一和第二电容器；
输出端，用于产生脉冲信号；和
DC电源，具有不同极性的第一和第二电位，
其中所述第一开关的一端连接到所述第一电位，
所述第一开关的另一端连接到所述第一二极管的阳极、所述第一并联电路的一端、和所述输出端，
所述第一并联电路的另一端连接到所述第一电容器的一端，
所述第一电容器的另一端连接到一地电位，
所述第一二极管的阴极连接到所述第二开关的另一端，
所述第二开关的另一端连接到所述第二二极管的阳极和该地电位，
所述第二二极管的阴极连接到所述第三开关的一端，
所述第三开关的另一端连接到所述第四开关的一端、所述第二并联电路的一端、和所述输出端，
所述第二并联电路的另一端连接到所述第二电容器的一端，
所述第二电容器的另一端连接到该地电位，
所述第四开关的另一端连接到所述第二电位，以及
基于由预定序列产生的控制信号来控制每个所述开关的ON/OFF状态，从而向所述输出端产生所述驱动脉冲。
15.根据权利要求13或14所述的装置，其中使用FET的漏端和源端作为所述开关，并且把所述控制信号提供到每个所述FET的栅端。
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