CN221201761U - 硅衬底iii-v面阵器件 - Google Patents
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Abstract
本申请公开了一种硅衬底III‑V面阵器件，包括硅(001)衬底，第一表面上设有盲孔，盲孔包括四棱锥形孔段和倒四棱锥形孔段，四棱锥形孔段的锥底端与倒四棱锥形孔段的锥底端连接为一体；氧化层，布置在第一表面上，设有与盲孔一一对应连接的通孔；器件单元，布置在对应的盲孔和通孔内。本申请在硅衬底表面刻蚀得到由四棱锥形孔段和四棱倒锥形孔段连接组成的第二刻蚀孔，异质界面缺陷延伸至器件结构中，抑制晶格失配造成的穿透位错，有效降低缺陷；沿倒锥形段内壁斜面平行方向缺陷被锥形孔段侧壁阻挡，提高晶体质量，提高器件的性能，降低工艺复杂性，避免器件侧壁漏电，提高单元器件性能。
Description
技术领域
本申请是关于III-V面阵器件，特别是关于一种硅衬底III-V面阵器件。
背景技术
III-V面阵器件广泛的应用，目前主要通过硅基IC电路与III-V面阵器件互联进行应用。随着摩尔定律的失效，光电集成技术成为后摩尔定律的解决方案之一，其具有性价比高、集成度高、抗干扰能力强以及功能丰富等诸多优势。
近年来以硅衬底为基础进行的砷化镓、磷化铟和锑化物集成取得了巨大的技术进步，相关科技人员已经研制出硅衬底的激光器和探测器等可应用于集成技术的器件，但是在硅上异质外延III-V化合物存在由于异质结导致的晶格大失配、膨胀系数差异、晶体极性差异等多种问题，限制了硅基III-V面阵器件的性能，使得硅基光电器件无法在市场中普及应用。
公开于该背景技术部分的信息仅仅旨在增加对本申请的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
实用新型内容
本申请的目的在于提供一种硅衬底III-V面阵器件及其制备方法，以解决现有技术中在硅上异质外延III-V化合物存在由于异质结导致的晶格大失配、膨胀系数差异、晶体极性差异等多种问题，限制了硅基III-V面阵器件的性能的技术问题。
为实现上述目的，本申请采用的一个技术方案是：
提供一种硅衬底III-V面阵器件的制备方法，包括：
在硅(001)衬底上沉积氧化层；
在所述氧化层表面形成掩膜层，所述掩膜层包括与所述面阵器件的器件单元一一对应的方形开孔；
以所述掩膜层为掩膜，对所述氧化层表面进行刻蚀，得到与所述方形开孔一一对应的第一刻蚀孔，所述第一刻蚀孔包括位于所述氧化层内的第一孔段以及位于所述硅(001)衬底内的第二孔段；
去除所述掩膜层；
以所述氧化层为掩膜，对所述第二孔段的孔侧壁和孔底进行刻蚀，直至在所述硅(001)衬底内形成第二刻蚀孔，所述第二刻蚀孔包括对所述孔侧壁刻蚀得到的锥角指向所述氧化层的四棱锥形孔段，以及对所述孔底刻蚀得到的锥角指向背离所述氧化层一侧的倒四棱锥形孔段，所述四棱锥形孔段的锥底边与所述倒四棱锥形孔段的锥底边连接为一体；
在所述第二刻蚀孔和所述第一孔段内依次生长外延结构，得到器件单元；
在所述硅(001)衬底上和所述器件单元表面制备正电极和负电极。
在一个或多个实施方式中，所述在硅(001)衬底上沉积氧化层的步骤中，所述氧化层的厚度为0.5～5微米，且在低于1000℃的条件下不易分解。
在一个或多个实施方式中，所述在所述氧化层表面形成掩膜层的步骤包括：
在所述氧化层表面光刻胶，并依次曝光、显影，得到所述掩膜层。
在一个或多个实施方式中，所述方形开孔为正方形开孔或长方形开孔，且所述方形开孔的尺寸为0.5～30微米，相邻所述方形开孔的间距大于100nm。
在一个或多个实施方式中，所述以所述掩膜层为掩膜，对所述氧化层表面进行刻蚀，得到与所述开孔一一对应的第一刻蚀孔的步骤中，所述刻蚀为干法刻蚀，所述第一刻蚀孔的所述第二孔段的延伸长度为100～200nm。
在一个或多个实施方式中，所述以所述氧化层为掩膜，对所述第二孔段的孔侧壁和孔底进行刻蚀，直至在所述硅(001)衬底内形成第二刻蚀孔的步骤包括：
将所述硅(001)衬底放置于氢氧化钾和异丙醇的混合饱和溶液中浸泡，直至在所述硅(001)衬底内形成第二刻蚀孔；
将所述硅(001)衬底取出，置于去离子水中清洗，之后取出并置于氢氟酸溶液中浸泡，之后用去离子水重复漂洗。
在一个或多个实施方式中，所述取出并置于氢氟酸溶液中浸泡的步骤中，所述氢氟酸溶液的浓度为1～5％，浸泡时间为5～30s。
在一个或多个实施方式中，所述在所述第二刻蚀孔和所述第一孔段内依次生长外延结构，得到器件单元的步骤中，所述外延结构包括层叠布置在所述第二刻蚀孔内的III-V材料种子层和III-V材料缓冲层以及布置在所述第一孔段内的器件结构层，所述III-V材料缓冲层的表面与所述硅(001)衬底表面齐平，所述器件结构层的厚度小于或等于所述氧化层的厚度，且所述器件结构层包括沿背离所述III-V材料种子层方向依次设置的第一导电类型接触层、器件单元和第二导电类型接触层，所述第一导电类型接触层和所述第二导电类型接触层的极性相反，所述器件单元包括III-V激光器、III-V探测器和功率器件中的一种或多种组合。
在一个或多个实施方式中，所述在所述硅(001)衬底上和所述器件单元制备正电极和负电极的步骤具体为：采用金属沉积和硅通孔方法在所述硅(001)衬底上制备与所述器件单元电连接的正电极和负电极。
为实现上述目的，本申请采用的另一个技术方案是：
提供一种硅衬底III-V面阵器件，包括：
硅(001)衬底，包括相背设置的第一表面和第二表面，所述第一表面上设有与所述面阵器件的器件单元一一对应的盲孔，所述盲孔包括沿所述第一表面指向所述第二表面的方向上依次设置的四棱锥形孔段和四棱倒锥形孔段，所述四棱锥形孔段的锥角指向所述第一表面设置，且所述四棱锥形孔段的锥角端延伸至所述第一表面，所述倒四棱锥形孔段的锥角指向所述第二表面设置，且所述四棱锥形孔段的锥底端与所述倒四棱锥形孔段的锥底端连接为一体；
氧化层，布置在所述第一表面上，所述氧化层上设有与所述盲孔一一对应连接的通孔；
器件单元，布置在对应的所述盲孔和所述通孔内。
在一个或多个实施方式中，所述器件单元包括III-V材料种子层、III-V材料缓冲层和器件结构层，所述III-V材料种子层和所述III-V材料缓冲层层叠布置在所述盲孔内，且所述III-V材料缓冲层的表面与所述第一表面平齐，所述器件结构层布置在所述通孔内，所述器件结构层的厚度小于或等于所述氧化层的厚度，且所述器件结构层包括沿背离所述III-V材料种子层方向依次设置的第一导电类型接触层、器件单元和第二导电类型接触层；
其中，所述第一导电类型接触层和所述第二导电类型接触层的极性相反，所述器件单元包括III-V激光器、III-V探测器和功率器件中的一种或多种组合。
在一个或多个实施方式中，还包括正电极和负电极，所述正电极和负电极布置在所述氧化层表面和/或所述第二表面，且与所述器件单元电性连接。
区别于现有技术，本申请的有益效果是：
本申请的硅衬底III-V面阵器件的制备方法在硅衬底表面刻蚀得到由四棱锥形孔段和倒四棱锥形孔段连接组成的第二刻蚀孔，III-V材料种子层和III-V材料缓冲层生长在第二刻蚀孔中，由于倒四棱锥形段的存在，可使种子层和缓冲层与硅之间的异质界面缺陷延伸至器件结构中，有效抑制了晶格失配造成的穿透位错，能够有效的降低缺陷；同时，由于四棱锥形段的存在，沿倒四棱锥形段内壁斜面平行方向的缺陷会被四棱锥形孔段侧壁阻挡，从而大大提高材料的晶体质量，进而提高器件的性能；同时由于器件单位外延于氧化层形成的第一孔端之内，侧壁与器件侧壁具有很好的结合，可有效降低器件工艺中侧壁漏电的问题，益于器件性能的提升；
本申请的硅衬底III-V面阵器件能够有效克服异质界面缺陷导致的晶格失配、膨胀系数差异、晶体极性差异等多种问题，有效降低缺陷，提高晶体质量，提高面阵器件的性能。
附图说明
图1是本申请硅衬底III-V面阵器件的制备方法一实施方式的流程示意图；
图2是图1中步骤S100对应的结构示意图；
图3是图1中步骤S200对应的结构示意图；
图4是图1中步骤S300对应的结构示意图；
图5是图1中步骤S500对应的结构示意图；
图6是本申请第二刻蚀孔的立体结构示意图；
图7是本申请硅衬底III-V面阵器件一实施方式的俯视结构示意图；
图8是图7中A-A面的剖视结构示意图。
具体实施方式
下面结合附图，对本申请的具体实施方式进行详细描述，但应当理解本申请的保护范围并不受具体实施方式的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
在硅基光子与微电子器件集成方面，最大的困难是实现光源(包括激光器和放大器)在硅衬底上的集成。由于Si是间接带隙半导体材料，其发光效率很低；III-V化合物半导体是直接带隙材料，能够高效发光，在Si基上异质集成III-V材料并实现Si基光源，将会进一步推进硅基光互联的快速发展。
实现硅基上异质集成III-V材料，直接外延与键合是目前两种主流的解决方案。晶圆键合是指在晶圆的两个表面涂上一层玻璃薄膜，然后在薄膜软化温度下将两层表面压在一起，在高温下将两层固体“粘”在一起。
在硅上直接外延三五族化合物半导体是最直接的一种方法，其具有性价比高、集成度高、抗干扰能力强以及功能丰富等诸多优势。然而硅和III-V族化合物半导体材料的晶格失配很大(硅与GaAs的失配为4％)，在硅上外延III-V族半导体材料会在材料内导致应变的产生。另外，硅是非极性晶体，而III-V族半导体是极性晶体，当两者结合时会在界面处产生反相畴。因此，如果控制不好生长条件，会导致材料内存在较大应力，以及较大的成核尺寸导致的表面粗糙，这些都影响着硅上外延III-V族半导体材料的质量和器件的性能。
申请人为了解决上述在硅上直接外延三五族化合物半导体存在的问题，开发了一种新型的硅衬底III-V面阵器件的制备方法，该方法通过在硅衬底表面刻蚀得到的异形槽结构，能够有效限制异质结的界面缺陷，提高面阵器件的质量和性能。
具体地，请参阅图1，图1是本申请硅衬底III-V面阵器件的制备方法一实施方式的流程示意图。
该制备方法包括：
S100、在硅(001)衬底上沉积氧化层。
请参阅图2，图2是图1中步骤S100对应的结构示意图。
本实施方式选用的是表面晶向为(001)的硅衬底100，即硅(001)衬底100，其目的在于控制后续步骤中硅(001)衬底100刻蚀的定向刻蚀，其厚度可基于实际需求选择和调整。
在一个实施方式中，氧化层200的材质可以是二氧化硅、氮化硅等，其作用在于作为后续步骤中对硅衬底100刻蚀的掩膜，其他可以作为硅刻蚀的掩膜，同时能够保证较高的热稳定性的材料，也能够实现本实施方式的效果。
氧化层200的厚度可以基于器件单元的设计厚度进行调整，在一个实施方式中，氧化层200的厚度可以是0.5～5微米，且在低于1000℃的条件下不易分解，有助于保证后续外延生长时的稳定性。
S200、在氧化层表面形成掩膜层。
请参阅图3，图3是图1中步骤S200对应的结构示意图。
其中，掩膜层300包括与面阵器件的器件单元一一对应的方形开孔301。
在一个实施方式中，掩膜层300可以是光刻胶，形成掩膜层300的方法可以是在氧化层200表面光刻胶，并依次曝光、显影，得到掩膜层300。在其他实施方式中，也能够通过沉积和刻蚀方法得到其他材质的掩膜层300，均能够实现本实施方式的效果。
其中，方形方孔301的大小和形状可以基于器件单元的设计尺寸和形状进行调整，方形开孔301的相对位置可基于需求任意排布，在一个实施方式中，掩膜层300上的多个方形开孔301可以规则阵列设置，形成点阵结构；在另一个实施方式中，掩膜层300上的多个方形开孔301也可以不规则排列设置，均能够实现本实施方式的效果。
考虑到方案的可行性，方形方孔301的尺寸不宜过大过小，其尺寸可以为0.5～30微米。为了避免相邻器件单元的相互影响，相邻方形方孔301的间距应当大于100nm。
应当说明的，针对不同大小的器件单元以及不同阵列方式的器件单元，可相应调整方形开孔301的位置分布和大小，均能够实现本实施方式的效果。
S300、以掩膜层为掩膜，对氧化层表面进行刻蚀，得到与方形开孔一一对应的第一刻蚀孔。
请参阅图4，图4是图1中步骤S300对应的结构示意图。
其中，第一刻蚀孔400包括位于氧化层200内的第一孔段401以及位于硅(001)衬底100内的第二孔段402。
对氧化层200表面刻蚀的深度需要大于氧化层200的厚度，以使刻蚀孔延伸至衬底100内，以便于后续对硅衬底100的刻蚀。
在一个实施方式中，对氧化层200表面刻蚀的深度可以比氧化层200的厚度大100～200nm，相应的，第二孔段402的延伸长度可以为100～200nm。
在一个实施方式中，对氧化层200表面刻蚀的方法可以是干法刻蚀。
S400、去除掩膜层。
在刻蚀得到第一刻蚀孔400后，可以去除掩膜层300。
在一个实施方式中，当掩膜层300为光刻胶时，可采用有机溶剂清洗的方式去除。
S500、以氧化层为掩膜，对第二孔段的孔侧壁和孔底进行刻蚀，直至在硅(001)衬底内形成第二刻蚀孔。
请参阅图5，图5是图1中步骤S500对应的结构示意图。
其中，第二刻蚀孔500包括对孔侧壁刻蚀得到的锥角指向氧化层200的四棱锥形孔段501，以及对孔底刻蚀得到的锥角指向背离氧化层200一侧的倒四棱锥形孔段502，四棱锥形孔段501的锥底边与倒四棱锥形孔段502的锥底边连接为一体。
由于氧化层200的存在，可以以氧化层200为掩膜对第二孔段402进行刻蚀。
在一个实施方式中，对第二孔段402进行刻蚀的方法可以是湿法刻蚀，湿法刻蚀过程中同步对第二孔段402的孔侧壁和孔底进行刻蚀，由于硅衬底100的刻蚀各向异性，在刻蚀时，硅的(111)晶面的刻蚀速率更快，基于采用的是表面晶相(001)的硅衬底100，由于优先选择性，最终得到由四棱锥形孔段501和倒四棱锥形孔段502连接组成的第二刻蚀孔500。
请参阅图6，图6是本申请第二刻蚀孔的立体结构示意图，四棱锥形孔段501的内壁包括四个斜面，倒四棱锥形孔段502的内壁包括四个斜面。
在一个实施方式中，湿法刻蚀的方法可以具体为将硅(001)衬底100放置于氢氧化钾和异丙醇的混合饱和溶液中浸泡，直至在硅(001)衬底100内形成第二刻蚀孔500；
之后将硅(001)衬底100取出，置于去离子水中清洗，之后取出并置于氢氟酸溶液中浸泡，之后用去离子水重复漂洗。
在一个实施方式中，上述氢氟酸溶液的浓度可以为1～5％，浸泡时间可以为5～30s。
S600、在第二刻蚀孔和第一孔段内依次生长外延结构，得到器件单元。
基于上述刻蚀得到的位于硅(001)衬底100内部的第二刻蚀孔500，以及位于氧化层200内部的第一刻蚀孔400的第一孔段401，可以进行外延结构的生长，从而得到器件单元600。
具体地，在一个实施方式中，外延结构可以包括布置在第二刻蚀孔500内的III-V材料种子层601和III-V材料缓冲层603以及布置在第一孔段401内的器件结构层602。
其中，III-V材料缓冲层603的表面可以与(001)衬底100表面齐平。
在一个实施方式中，器件结构层602的厚度可以小于氧化层200的厚度，在其他实施方式中，器件结构层602的厚度也可以等于氧化层200的厚度。
具体地，器件结构层602可以包括沿背离III-V材料种子层601方向依次设置的第一导电类型接触层6021、器件单元6022和第二导电类型接触层6023。
其中，第一导电类型接触层6021和第二导电类型接触层6023的极性相反，一实施方式中，第一导电类型接触层6021可以是n型接触层，相应的，第二导电类型接触层6023可以是p型接触层；另一个实施方式中，第一导电类型接触层6021可以是p型接触层，相应的，第二导电类型接触层6023可以是n型接触层，均能够实现本实施方式的效果。
在一个实施方式中，器件单元6022可以包括III-V激光器、III-V探测器和功率器件中的一种或多种组合，在其他实施方式中，器件单元6022也可以是其他III-V族器件，均能够实现本实施方式的效果。
在一个实施方式中，外延结构可以采用MOCVD设备生长，其生长步骤可以包括：
将硅(001)衬底100置于MOCVD设备中，升温至800～900℃烘烤15～30分钟，之后降温至380～420℃，以摩尔比(20～100)：1的砷烷和三甲基镓作为前驱体，外延生长砷化镓10分钟，制备GaAs种子层；之后升温至550～650℃，继续生长砷化镓10～20分钟，制备GaAs缓冲层，使GaAs缓冲层表面与硅(001)衬底表面齐平；
升温至650℃，以摩尔比(20～100)：1的砷烷和三甲基镓作为前驱体，以二乙基锌为掺杂源，以2微米/小时的生长速率生长10分钟，得到P型接触层，之后以三甲基铝、砷烷和三甲基镓作为前驱体，四溴化碳作为掺杂源生长p型布拉格反射层，继续以三甲基铝、砷烷和三甲基镓作为前驱体生长GaAs/AlGaAs量子阱的有源区谐振腔，最后三甲基铝、砷烷和三甲基镓作为前驱体，硅烷作为掺杂源生长n型布拉格反射层，得到器件单元，之后以硅烷、砷烷和三甲基镓作为前驱体生长，得到n型接触层。
III-V材料种子层601和III-V材料缓冲层603生长在第二刻蚀孔500中，由于倒四棱锥形孔段502的存在，可使种子层和缓冲层与硅之间的异质界面缺陷延伸至器件结构中，有效抑制了晶格失配造成的穿透位错，能够有效的降低缺陷；同时，由于四棱锥形孔段501的存在，沿倒四棱锥形孔段502内壁斜面平行方向的缺陷会被四棱锥形孔段501侧壁阻挡，从而大大提高材料的晶体质量，进而提高器件的性能。
另外，上述实施方式中氧化层200一方面可以作为对硅(001)衬底刻蚀的掩膜，另一方面也可以作为相邻器件结构层602的隔离单元，可直接在氧化层200内的第一孔段401内外延生长器件结构层602，无需后续再生长用于隔离器件结构层602的隔离单元，简化了工序，并且保证了器件结构层602和氧化层200的侧壁之间的良好接触和结合，避免了传统器件工艺中易出现的侧壁漏电的问题，有助于提升器件性能。
S700、在硅(001)衬底上和器件单元表面制备正电极和负电极。
外延生长结束后，可以制备正负电极，完成面阵器件的制备。
具体地，正电极和负电极可以采用金属沉积的方式制备得到。
在一个实施方式中，正电极和负电极可以同时布置在氧化层200表面直接与器件单元600连接；也可以同时布置在硅(001)衬底100背离氧化层200一面，并通过贯穿硅(001)衬底100的金属化通孔与器件单元600连接；或者，也可以正电极布置在氧化层200表面并覆盖器件单元600，负电极布置在背面，并通过贯穿硅(001)衬底100的金属化通孔与器件单元600连接，等等，均能够实现本实施方式的效果，在此不再赘述。
通过上述各实施方式的方法，能够有效克服异质界面缺陷导致的晶格失配、膨胀系数差异、晶体极性差异等多种问题，有效降低缺陷，提高晶体质量，提高制备的硅衬底III-V面阵器件的性能。
本申请还提供了一种采用上述方法制备得到的硅衬底III-V面阵器件，请参阅图7和图8，图7是本申请硅衬底III-V面阵器件一实施方式的俯视结构示意图，图8是图7中A-A面的剖视结构示意图。
如图7和图8所示，该面阵器件包括硅(001)衬底100。
硅(001)衬底100包括相背设置的第一表面101和第二表面102，第一表面101上设有与面阵器件的器件单元600一一对应的盲孔103，盲孔103包括沿第一表面101指向第二表面102的方向上依次设置的四棱锥形孔段501和倒四棱锥形孔段502，四棱锥形孔段501的锥角指向第一表面101设置，且四棱锥形孔段501的锥角端延伸至第一表面101，倒四棱锥形孔段502的锥角指向第二表面102设置，且四棱锥形孔段501的锥底端与倒四棱锥形孔段502的锥底端连接为一体。
第一表面101上布置有氧化层200，氧化层200上设有与盲孔103一一对应连接的通孔201。
器件单元600，布置在对应的盲孔103和通孔201内。且器件单元600包括III-V材料种子层601、III-V材料缓冲层603和器件结构层602。
III-V材料种子层601和III-V材料缓冲层603层叠布置在盲孔103内，且III-V材料缓冲层603的表面与第一表面101平齐，器件结构层602布置在通孔201内，器件结构层602的厚度小于氧化层200的厚度，且器件结构层602包括沿背离III-V材料种子层601方向依次设置的P型接触层6021、量子阱有源层6022和n型接触层6023。
面阵器件还包括与器件单元600连接的正电极(图中未画出)和负电极(图中未画出)，正电极和负电极可以同时布置在氧化层200表面直接与器件单元600连接；也可以同时布置在硅(001)衬底100的第二表面102，并通过贯穿硅(001)衬底100的金属化通孔与器件单元600连接；或者，也可以正电极布置在氧化层200表面并覆盖器件单元600，负电极布置在第二表面102，并通过贯穿硅(001)衬底100的金属化通孔与器件单元600连接，等等，均能够实现本实施方式的效果，在此不再赘述。
上述实施方式的面阵器件能够有效克服异质界面缺陷导致的晶格失配、膨胀系数差异、晶体极性差异等多种问题，有效降低缺陷，提高晶体质量，提高面阵器件的性能。
前述对本申请的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本申请限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本申请的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本申请的各种不同的示例性实施方案以及各种不同的选择和改变。本申请的范围意在由权利要求书及其等同形式所限定。
Claims (4)
1.一种硅衬底III-V面阵器件，其特征在于，包括：
硅(001)衬底，包括相背设置的第一表面和第二表面，所述第一表面上设有与所述面阵器件的器件单元一一对应的盲孔，所述盲孔包括沿所述第一表面指向所述第二表面的方向上依次设置的四棱锥形孔段和倒四棱锥形孔段，所述四棱锥形孔段的锥角指向所述第一表面设置，且所述四棱锥形孔段的锥角端延伸至所述第一表面，所述倒四棱锥形孔段的锥角指向所述第二表面设置，且所述四棱锥形孔段的锥底端与所述倒四棱锥形孔段的锥底端连接为一体；
氧化层，布置在所述第一表面上，所述氧化层上设有与所述盲孔一一对应连接的通孔；
器件单元，布置在对应的所述盲孔和所述通孔内。
2.根据权利要求1所述的硅衬底III-V面阵器件，其特征在于，所述器件单元包括III-V材料种子层、III-V材料缓冲层和器件结构层。
3.根据权利要求2所述的硅衬底III-V面阵器件，其特征在于，所述III-V材料种子层和所述III-V材料缓冲层层叠布置在所述盲孔内，且所述III-V材料缓冲层的表面与所述第一表面平齐，所述器件结构层布置在所述通孔内，所述器件结构层的厚度小于或等于所述氧化层的厚度，且所述器件结构层包括沿背离所述III-V材料种子层方向依次设置的第一导电类型接触层、器件单元和第二导电类型接触层；
其中，所述第一导电类型接触层和所述第二导电类型接触层的极性相反，所述器件单元包括III-V激光器、III-V探测器和功率器件中的一种或多种组合。
4.根据权利要求3所述的硅衬底III-V面阵器件，其特征在于，还包括正电极和负电极，所述正电极和负电极布置在所述器件单元表面和/或所述第二表面，且与所述器件单元电性连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202323319266.6U CN221201761U (zh) | 2023-12-06 | 2023-12-06 | 硅衬底iii-v面阵器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202323319266.6U CN221201761U (zh) | 2023-12-06 | 2023-12-06 | 硅衬底iii-v面阵器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN221201761U true CN221201761U (zh) | 2024-06-21 |
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Family Applications (1)
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|---|---|---|---|
| CN202323319266.6U Active CN221201761U (zh) | 2023-12-06 | 2023-12-06 | 硅衬底iii-v面阵器件 |
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|---|---|
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-
2023
- 2023-12-06 CN CN202323319266.6U patent/CN221201761U/zh active Active
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| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant |