CN220040491U - 一种新型dfn5x6封装mos单芯产品的pcb测试板 - Google Patents
一种新型dfn5x6封装mos单芯产品的pcb测试板 Download PDFInfo
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- 238000012360 testing method Methods 0.000 title claims abstract description 84
- 238000005538 encapsulation Methods 0.000 title claims description 3
- 230000005540 biological transmission Effects 0.000 claims abstract description 27
- 230000008054 signal transmission Effects 0.000 claims abstract description 12
- 230000017525 heat dissipation Effects 0.000 claims description 13
- 238000005259 measurement Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 9
- 239000011889 copper foil Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000032683 aging Effects 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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Abstract
本实用新型涉及MOS管测试技术领域，公开了一种新型DFN5X6封装MOS单芯产品的PCB测试板，所述测试板的一侧设有六只引脚，所述测试板包括平行对齐并固定的顶部电源线路传输层和底部信号传输层；所述测试板上设有六条有效传输通道；所述六只引脚中三只为有效引脚，另外三只无效；三只有效引脚分别为测试板的漏极D1，源极S1，栅极G1；所述测试板的漏极之间切断，源极之间切断；所述六条有效传输通道分别依附在三只有效引脚的顶层与底层，每只引脚对应两个有效通道。本实用新型确保了DFN5*6器件的PCB测试板测试通态电阻Rdson精准度。
Description
技术领域
本实用新型涉及MOS管测试技术领域，具体为一种新型DFN5X6封装MOS单芯产品的PCB测试板。
背景技术
市场上现有DFN5*6器件的MOS单芯片PCB测试板，因为在电路结构上漏极、源极采用整体焊盘，配合传统的2线制电路，在测试MOS器件的通态阻抗(Rdson)时候非常不精准，测试结果往往是器件标称值的几倍，尤其是老化试验后测试结果偏差更大，导致测试结果无法判断。
CN 218099447 U公开的一种新型双芯DFN5X6封装HTRB试验PCB测试板，设有顶部信号层和底部信号层，其在不同传输通道之间分别接入四个电阻，接入的电阻是为了在HTRB老化时，在电路上的做一个并联，老化试验时候就可以采用一个通道考核2个芯片，但是测试芯片的功能时需要拆电阻，操作麻烦。
为此，需要一种新的技术方案以解决上述技术问题。
实用新型内容
本实用新型所要解决的技术问题是提供一种测试MOS器件的通态阻抗精准的DFN5X6封装MOS单芯产品的PCB测试板。
为了解决以上技术问题，本实用新型提供一种新型DFN5X6封装MOS单芯产品的PCB测试板，所述测试板的一侧设有六只引脚，所述测试板包括平行对齐并固定的顶部电源线路传输层和底部信号传输层；测试板上设有六条有效传输通道；六只引脚中三只为有效引脚，三只有效引脚分别为测试板的漏极D1，源极S1，栅极G1；测试板的漏极之间切断，源极之间切断；六条有效传输通道分别依附在三只有效引脚的顶层与底层，每只引脚对应两个有效通道。测试板一侧六只引脚中三只有效，另三只无效，测试板上六条有效传输通道分别依附在三只有效引脚的顶层与底层，三只有效引脚分别为测试板的漏极D1、源极S1和栅极G1，将漏极之间切断，将源极之间切断，配合四线制开尔文走线，确保DFN5*6器件的PCB测试板测试通态电阻Rdson精准度，且无需拆电阻，操作方便。
作为优选，顶部电源线路传输层上设有六只焊盘，六只焊盘分别与MOS器件的各极连接，采用独立焊盘的方式实现漏极之间切断，源极之间切断。
作为优选，其中两只焊盘为散热焊盘，对应MOS器件的漏极D；三只焊盘对应MOS器件的源极S；剩下一只对应MOS器件的栅极G。
作为优选，对应MOS器件的漏极D的两只散热焊盘通过MOS器件的漏极D实现短接。开尔文采集数据的时候取的是器件上这个短接的点，此为最短的取点方案，颠覆了此前在电路引脚上直接算上线路，铜箔经过蚀刻后剩下的一段一段曲曲折折的铜箔走线trace的部分，进一步使得测试MOS器件的通态阻抗rdson精准。
作为优选，对应MOS器件的源极S的三只焊盘通过MOS器件的源极S实现短接。开尔文采集数据的时候取的是器件上这个短接的点，此为最短的取点方案，颠覆了此前在电路引脚上直接算上线路，铜箔经过蚀刻后剩下的一段一段曲曲折折的铜箔走线trace的部分，进一步使得测试MOS器件的通态阻抗rdson精准。MOS器件的源极S通过三只分开的焊盘实现短接，三只焊盘对应MOS器件的源极S，对应MOS器件3只S引脚，2只引脚引入电源，1只引脚引入测量线路sensing,去除PCB线路对RDSON的引入分量。
作为优选，两只分开的散热焊盘分别连接有对应的引线，两条引线分别分布在电路板的顶层和底层；其中一条引线引向顶部电源线路传输层的电源线路,另一只引向底部信号传输层的测量线路。
作为优选，漏极D1和源极S1之间的距离为3.176mm，增加了D,S的线路宽度，增大电流通道，测试更稳定，结果更精准。
本实用新型相对于现有技术，具有如下有益效果：1.本实用新型测试板一侧六只引脚中三只有效，另三只无效，测试板上六条有效传输通道分别依附在三只有效引脚的顶层与底层，三只有效引脚分别为测试板的漏极D1，源极S1，栅极G1，通过独立焊盘的方式把漏极之间切断，把源极之间切断，配合四线制开尔文走线，使得DFN5*6器件的PCB测试板测试通态电阻Rdson精准，且无需拆电阻，操作方便。
2.本实用新型对应MOS器件漏极D的两只分开的散热焊盘通过MOS器件的漏极D实现短接，对应MOS器件源极S的三只分开的焊盘通过MOS器件的源极S实现短接，开尔文采集数据的时候取的是器件上该短接的点，此为最短的取点方案，颠覆了此前在电路引脚上直接算上线路，铜箔经过蚀刻后剩下的一段一段曲曲折折的铜箔走线trace的部分，进一步使得测试MOS器件的通态阻抗rdson精准。
3.本实用新型MOS器件的源极S通过三只分开的焊盘实现短接，三只焊盘对应MOS器件的源极S，对应MOS器件3只S引脚，2只引脚引入电源，1只引脚引入测量线路sensing,去除PCB线路对RDSON的引入分量。
附图说明
图1为本实用新型结构示意图。
图2为本实用新型顶部电源线路传输层布线图。
图3为本实用新型底部信号传输层布线图。
图4为本实用新型电路原理图。
具体实施方式
如图1所示，一种新型DFN5X6封装MOS单芯产品的PCB测试板，所述测试板的一侧设有六只引脚，测试板上设有六条有效传输通道，所述测试板包括平行对齐并固定的顶部电源线路传输层和底部信号传输层；六只引脚中三只为有效引脚；三只有效引脚分别为测试板的漏极D1，源极S1，栅极G1；MOS器件的G对应测试板上的G1,器件的D对应测试板上的D1,MOS器件的S对应测试板上的S1，测试板上的G1\D1\S1有效，测试板上的G2\D2\S2是无效的。保留无效的G2\D2\S2引脚，便于测试治具。六条有效传输通道分别依附在三只有效引脚的顶层与底层，每只引脚对应两个有效通道。测试板的漏极D1由顶部电源线路传输层和底部信号传输层上各自设有的漏极D1依附在D1引脚的顶层与底层形成，同样D2，以及源极S1和S2，栅极G1和G2。各漏极之间切断，各源极之间切断。本申请测试板一侧六只引脚中三只有效，另三只无效，测试板上六条有效传输通道分别依附在三只有效引脚的顶层与底层，三只有效引脚分别为测试板的漏极D1，源极S1，栅极G1，通过独立焊盘的方式把漏极之间切断，把源极之间切断，如图2中①处所指区域，该区域切断原有漏极、源极的整体焊盘结构，配合四线制开尔文走线，使得DFN5*6器件的PCB测试板测试通态电阻Rdson精准，且无需拆电阻，操作方便。
如图2所示，顶部电源线路传输层上设有六只焊盘，六只焊盘分别与MOS器件的各极连接。当MOS器件贴到测试板上，MOS器件内部结构连通，即可实现顶层电源信号D1与底层sensing信号的连接，以及顶层电源信号S1与底层sensing信号的连接；MOS器件外部引脚连通，即可实现顶层电源信号G1与底层sensing信号的连接。S2/D2/G2不启用。其中两只焊盘为散热焊盘，对应MOS器件的漏极D。三只焊盘对应MOS器件的源极S。剩下一只对应MOS器件的栅极G。
与MOS器件的漏极D相对应的2只分开的散热焊盘通过MOS器件的漏极D实现短接。与MOS器件的源极S相对应的三只分开的焊盘通过MOS器件的源极S实现短接,三只焊盘对应MOS器件的源极S，对应MOS器件3只S引脚，2只引脚引入电源，1只引脚引入测量线路sensing,去除PCB线路对RDSON的引入分量。两只散热焊盘分别有对应的引线，两条引线分别分布在电路板的顶层和底层；其中一条引线引向顶部电源线路传输层的电源线路,另一只引向底部信号传输层的测量线路。
D1和S1之间的距离为3.176mm。D1和S2之间的距离为0.967mm。D2和S1之间的距离为6.096。D2和S2之间的距离为3.558mm，测试更稳定，结果更精准。
顶层4个漏极D引脚焊盘，其中2个焊盘引脚为1组接顶部电源线路传输层的电源线路的电源信号，另外2只引脚为另1组，接底部信号传输层的测量线路的sensing信号。顶层3个源极S引脚焊盘，其中2个焊盘引脚为1组接顶部电源线路传输层的电源线路的电源信号，另外1只引脚为另1组，接底部信号传输层的测量线路的sensing信号。1个栅极G引脚焊盘在顶层，焊盘接顶部电源线路传输层的电源线路的电源信号，通过过孔线路，接底部信号传输层的测量线路的sensing信号。如图4所示，采用开尔文四线制的方式，对应PCB测试板上的电极。G/D/S三个电极，分别采用2路走线，如图2、3中②处所指的D1、S1线路，其中一条线路对应测试中的电源force，另一条线路对应测试中的测量sensing,在测试中能极大降低因为线路自身阻抗导致MOS器件的通态阻抗Rdson干扰。
工作原理如下：将MOS器件焊接到测试板上，顶部的焊盘通过MOS器件实现连接。MOS器件的漏极D为一只散热引脚，贴到测试板上后，测试板上与MOS器件的漏极D对应的两只分开的散热焊盘，被MOS器件短路，即此时测试板的两个分开的散热焊盘已成一体，成为一个电极，而这两只散热焊盘分别有对应的引线，其中一只引向电源force,另一只引向测量sensing,并且两个线路分别分布在电路板的顶层与底层。同理焊接后因为MOS器件的存在，测试板上的S极也因此而被短接，成为1个电极。当做好以上的连接，MOS器件被插入测试socket，也应采用开尔文连接方式与测试机,测试数据时，测试板的顶层对应测试机的电压或电路输入，底层对应测试机回路上的测量线路sensing。因为PCB测试板的存在，开尔文采集数据取的是器件上短接的那个点，此为最短的取点方案，D极采集最短的一个点，S极也采集最短的一个点，颠覆了此前在电路引脚上直接算上线路，铜箔经过蚀刻后剩下的一段一段曲曲折折的铜箔走线trace的部分。进一步使测试MOS器件的通态阻抗rdson精准，此外PCB设计上刻意增加了D,S的线路宽度，增大电流通道，测试更稳定，结果更精准。
本领域技术人员应理解，上述描述及附图中所示的本实用新型的实施例只作为举例而并不限制本实用新型。本实用新型的目的已经完整有效地实现。本实用新型的功能及结构原理已在实施例中展示和说明，在没有背离所述原理下，本实用新型的实施方式可以有任何变形或修改。
Claims (7)
1.一种新型DFN5X6封装MOS单芯产品的PCB测试板，所述测试板的一侧设有六只引脚，所述测试板包括平行对齐并固定的顶部电源线路传输层和底部信号传输层；其特征在于：所述测试板上设有六条有效传输通道；所述六只引脚中三只为有效引脚，另外三只无效；三只有效引脚分别为测试板的漏极D1、源极S1和栅极G1；所述测试板的漏极之间切断，源极之间切断；所述六条有效传输通道分别依附在三只有效引脚的顶层与底层，每只引脚对应两个有效通道。
2.按照权利要求1所述的一种新型DFN5X6封装MOS单芯产品的PCB测试板，其特征在于：所述顶部电源线路传输层上设有六只焊盘，六只焊盘分别与MOS器件的各极连接。
3.按照权利要求2所述的一种新型DFN5X6封装MOS单芯产品的PCB测试板，其特征在于：所述六只焊盘中两只焊盘为散热焊盘，对应MOS器件的漏极D；三只焊盘对应MOS器件的源极S；剩下一只对应MOS器件的栅极G。
4.按照权利要求3所述的一种新型DFN5X6封装MOS单芯产品的PCB测试板，其特征在于：所述对应MOS器件的漏极D的两只散热焊盘通过MOS器件的漏极D实现短接。
5.按照权利要求3所述的一种新型DFN5X6封装MOS单芯产品的PCB测试板，其特征在于：所述对应MOS器件的源极S的三只焊盘通过MOS器件的源极S实现短接。
6.按照权利要求4所述的一种新型DFN5X6封装MOS单芯产品的PCB测试板，其特征在于：其中两只分开的散热焊盘分别连接有对应的引线，两条引线分别分布在电路板的顶层和底层；其中一条引线引向顶部电源线路传输层的电源线路,另一只引向底部信号传输层的测量线路。
7.按照权利要求2所述的一种新型DFN5X6封装MOS单芯产品的PCB测试板，其特征在于：所述漏极D1和源极S1之间的距离为3.176mm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202320786516.8U CN220040491U (zh) | 2023-04-11 | 2023-04-11 | 一种新型dfn5x6封装mos单芯产品的pcb测试板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202320786516.8U CN220040491U (zh) | 2023-04-11 | 2023-04-11 | 一种新型dfn5x6封装mos单芯产品的pcb测试板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN220040491U true CN220040491U (zh) | 2023-11-17 |
Family
ID=88723992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202320786516.8U Active CN220040491U (zh) | 2023-04-11 | 2023-04-11 | 一种新型dfn5x6封装mos单芯产品的pcb测试板 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN220040491U (zh) |
-
2023
- 2023-04-11 CN CN202320786516.8U patent/CN220040491U/zh active Active
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