CN219842685U - 一种基于fpga平台lvds并行总线带宽增速的装置 - Google Patents
一种基于fpga平台lvds并行总线带宽增速的装置 Download PDFInfo
- Publication number
- CN219842685U CN219842685U CN202320672068.9U CN202320672068U CN219842685U CN 219842685 U CN219842685 U CN 219842685U CN 202320672068 U CN202320672068 U CN 202320672068U CN 219842685 U CN219842685 U CN 219842685U
- Authority
- CN
- China
- Prior art keywords
- fpga
- board
- lvds
- bandwidth
- parallel bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000001133 acceleration Effects 0.000 title claims abstract description 7
- 238000004891 communication Methods 0.000 claims abstract description 21
- 230000015654 memory Effects 0.000 claims description 14
- HEZMWWAKWCSUCB-PHDIDXHHSA-N (3R,4R)-3,4-dihydroxycyclohexa-1,5-diene-1-carboxylic acid Chemical compound O[C@@H]1C=CC(C(O)=O)=C[C@H]1O HEZMWWAKWCSUCB-PHDIDXHHSA-N 0.000 claims description 7
- 238000012360 testing method Methods 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 abstract description 11
- 230000010363 phase shift Effects 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 7
- 238000011084 recovery Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
本实用新型旨在提供一种节约硬件成本，成倍提高低压差分信号的传输带宽的基于FPGA平台LVDS并行总线带宽增速的装置。本实用新型包括通讯主FPGA板、LVDS接口以及FPGA从板，所述通讯主FPGA板与外部上位机连接，所述FPGA从板与外部受控装置连接，所述通讯主FPGA板经所述LVDS接口通过PLL时钟移相与所述FPGA从板通讯，所述FPGA从板包括依次连接的差分输入缓冲器、PLC时钟锁相环以及FIFO先进先出缓存器，所述LVDS接口与所述差分输入缓冲器连接。本实用新型应用于电子的技术领域。
Description
技术领域
本实用新型应用于电子的技术领域,特别涉及一种基于FPGA平台LVDS并行总线带宽增速的装置。
背景技术
随着数字传输、通信对IO总线带宽要求的迅猛增长，基于差分、源同步、CDR时钟数据恢复等先进的互连方式营运而生。FPGA厂商从开始的单端IO互连依、差分串行LVDS、LVPECL到专用内嵌Rocket IO逐步发展。市面上的IO总线带宽增加大多是通过改变IO接口电平、提高传输抗干扰性，内嵌专用高速串口电路及专用解析IP实现的。然而只在FPGA厂商较新的高端系列芯片中集成，导致应用硬件平台范围受限；涉及繁杂的数据恢复协议、使用难度较普通IO或LVDS总线大；硬件成本较高，不适用于低成本的通讯、控制设备。因此有必要提供一种节约硬件成本，成倍提高低压差分信号的传输带宽的基于FPGA平台LVDS并行总线带宽增速的装置。
实用新型内容
本实用新型所要解决的技术问题是克服现有技术的不足，提供了一种节约硬件成本，成倍提高低压差分信号的传输带宽的基于FPGA平台LVDS并行总线带宽增速的装置。
本实用新型所采用的技术方案是：本实用新型包括通讯主FPGA板、LVDS接口以及FPGA从板，所述通讯主FPGA板与外部上位机连接，所述FPGA从板与外部受控装置连接，所述通讯主FPGA板经所述LVDS接口通过PLL时钟移相与所述FPGA从板通讯，所述FPGA从板包括依次连接的差分输入缓冲器、PLC时钟锁相环以及FIFO先进先出缓存器，所述LVDS接口与所述差分输入缓冲器连接。
由上述方案可见，目前FPGA平台的IO通讯带宽的提升发展，大多是通过对IO电平更改、内嵌专用高速接口及添加复杂的数据恢复协议，使用硬件平台受限，所述基于FPGA平台LVDS并行总线带宽增速的装置在保持FPGA使用普通IO、LVDS接口硬件不改变的情况下，通过逻辑内部时钟多相位延时采样的方法，实现单位时间内多次数据采集、内插，即达到IO总线带宽成倍递增，成倍提高了LVDS的传输带宽。高效的利用了普通IO、LVDS硬件电路、节约硬件成本的同时，带宽有效提高。使用低端FPGA即可实现，较需要专用接口的高端FPGA方案，成本更低，同时适应FPGA大量集成的普通LVDS资源，对FPGA硬件要求不高，适应范围更广，通过系统时钟相位控制延迟，形成多路360°相位等分的时钟信号进行采样，进而提高单个系统时钟内采集的数据量，即提高总线带宽的方法。通过差分输入缓冲器的差分转单端IP或单端IO直采及精准的时钟移相，实现数据总线传递的稳定接收、多相位并行采集、数据序列内插等功能，以在相同采样时钟情况下，具有相位关系的数据点，从而实现更多数据传输、总线带宽提升。
一个优选方案是，所述基于FPGA平台LVDS并行总线带宽增速的装置还包括DCDC电源组、开关、调试网口以及调试USB接口，所述通讯主FPGA板和所述FPGA从板均包括主控板，所述主控板经所述开关与所述DCDC电源组连接，所述主控板经所述调试网口、所述调试USB接口与外部上位机、外部受控装置连接，所述主控板包括测试数据存储器、启动存储器以及DDR闪存器。
一个优选方案是，所述主控板还包括若干组IOB，若干组所述IOB包括BANK13、BANK34、BANK35、BANK500、BANK501、BANK502。
附图说明
图1是本实用新型的结构框图；
图2是所述主控板的结构框图；
图3是移相时钟、数据关系示意图；
图4是数据内插示意图；
图5是所述DCDC电源组的电路原理图；
图6是所述主控板的电路原理图；
图7是所述测试数据存储器、所述启动存储器以及所述DDR闪存器的电路原理图；
图8是所述调试网口、所述调试USB接口的电路原理图；
图9是所述BANK13的电路原理图；
图10是BANK34的电路原理图；
图11是BANK500的电路原理图；
图12是BANK501的电路原理图。
具体实施方式
如图1至图4所示，在本实施例中，本实用新型包括通讯主FPGA板1、LVDS接口2以及FPGA从板3，所述通讯主FPGA板1与外部上位机连接，所述FPGA从板3与外部受控装置连接，所述通讯主FPGA板1经所述LVDS接口2通过PLL时钟移相与所述FPGA从板3通讯，所述FPGA从板3包括依次连接的差分输入缓冲器4、PLC时钟锁相环5以及FIFO先进先出缓存器6，所述LVDS接口2与所述差分输入缓冲器4连接。所述通讯主FPGA板1通过网口与外部上位机通讯，将高速海量的指令进行缓存、译码后，通过所述LVDS接口2传输给所述FPGA从板3，所述FPGA从板3进行指令解析后通过IO、USB等接口与外部受控装置进行通讯。
由于FPGA受到LVDS电路带宽的限制，即为FPGA内部时钟的限制，所述基于FPGA平台LVDS并行总线带宽增速的装置使用1路LVDS作为时钟输入，保证图1中的clock、data[7:0]固定的相位关系，同时以clock为系统时钟，通过PLC时钟锁相环5对clock时钟进行锁定、精准移相生成4路时钟：clock_0（0°相移）、clock_90（90°相移）、clock_180（180°相移）、clock_270（270°相移），使用4路时钟对data[7:0]同时进行采集数据，过程如图3所示。4路移相时钟分别采集数据后，4路数据流将是跨时钟域的，为了便于后续数据内插组合，分别使用异步的所述FIFO先进先出缓存器6进行数据缓存，在fifo输出端统一到一个时钟域clock，并按照移相时钟顺序组合将4路8bit数据组合为32bit数据，过程如图4所示。通过上述步骤实现了不提高FPGA逻辑系统运行时钟情况下，数据采集量4倍增加即带宽实际也增加了4倍，以200MHz系统时钟为例子，正常单线LVDS为400Mbps，8路数据位总线带宽为3200Mbps，按照本方法实施总线带宽增长为12800Mbps，单路LVDS带宽相当于1.6Gbps，相对于原400Mbps带宽，以很接近LVDS物理极限带宽1.923Gbps。
如图5至图8所示，在本实施例中，所述基于FPGA平台LVDS并行总线带宽增速的装置还包括DCDC电源组7、开关8、调试网口9以及调试USB接口10，所述通讯主FPGA板1和所述FPGA从板3均包括主控板11，所述主控板11经所述开关8与所述DCDC电源组7连接，所述主控板11经所述调试网口9、所述调试USB接口10与外部上位机、外部受控装置连接，所述主控板11包括测试数据存储器12、启动存储器13以及DDR闪存器14。FPGA通讯模块主要由的FPGA核心板、多功能扩展板组成。所述主控板11主要包含、2片所述DDR闪存器14、1片所述启动存储器13，基于其PL端逻辑资源，所述通讯主FPGA板1实现8路LVDS并口IO数据发送及1路LVDS随路时钟发送；所述FPGA从板3时实现8路LVDS数据、1路LVDS时钟的接收，并进行时钟移相采集及数据重组功能。
如图9至图12所示，在本实施例中，所述主控板11还包括若干组IOB，若干组所述IOB包括BANK13、BANK34、BANK35、BANK500、BANK501。
在本实施例中，LVDS是一种低摆幅差分信号，传输带宽在155Mbps（约为77MHz）以上，最大的推荐使用值为655Mbps，在ANS/EIA/EIA-64定义中的LVDS理论极限速率为1.923Gbps，而大部分FPGA的普通IO都可配置为差分对的模式，方法只需在IO约束文件中进行约束，同时调用差分输入缓冲器的差分转单端IP即可实现LVDS的接收物理电路，所以硬件无门槛限制。如果能高效的利用1.923Gbps极限带宽，将能够满足目前大部分使用场景的需求。目前的正常使用LVDS的方法的带宽限制实际是在FPGA内部时钟限制，通常低端的FPGA只能保证200MHz左右的系统时钟运行，以200MHz为例，LVDS正常带宽能达到400Mbps，远低于理论极限值1.923Gbps，所述基于FPGA平台LVDS并行总线带宽增速的装置在现有的LVDS接口上通过PLL时钟移相进而提高带宽。
本实用新型的工作原理：通讯主FPGA板通过网口与上位机通讯，将高速海量的指令进行缓存、译码后，通过LVDS接口传输给FPGA从板，FPGA从板进行指令解析后通过IO、USB等接口与受控装置进行通讯，在现有的LVDS接口上通过PLL时钟移相进而提高带宽。
Claims (3)
1.一种基于FPGA平台LVDS并行总线带宽增速的装置，其特征在于：它包括通讯主FPGA板（1）、LVDS接口（2）以及FPGA从板（3），所述通讯主FPGA板（1）与外部上位机连接，所述FPGA从板（3）与外部受控装置连接，所述通讯主FPGA板（1）经所述LVDS接口（2）通过PLL时钟移相与所述FPGA从板（3）通讯，所述FPGA从板（3）包括依次连接的差分输入缓冲器（4）、PLC时钟锁相环（5）以及FIFO先进先出缓存器（6），所述LVDS接口（2）与所述差分输入缓冲器（4）连接。
2.根据权利要求1所述的基于FPGA平台LVDS并行总线带宽增速的装置，其特征在于：所述基于FPGA平台LVDS并行总线带宽增速的装置还包括DCDC电源组（7）、开关（8）、调试网口（9）以及调试USB接口（10），所述通讯主FPGA板（1）和所述FPGA从板（3）均包括主控板（11），所述主控板（11）经所述开关（8）与所述DCDC电源组（7）连接，所述主控板（11）经所述调试网口（9）、所述调试USB接口（10）与外部上位机、外部受控装置连接，所述主控板（11）包括测试数据存储器（12）、启动存储器（13）以及DDR闪存器（14）。
3.根据权利要求2所述的基于FPGA平台LVDS并行总线带宽增速的装置，其特征在于：所述主控板（11）还包括若干组IOB，若干组所述IOB包括BANK13、BANK34、BANK35、BANK500、BANK501。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202320672068.9U CN219842685U (zh) | 2023-03-30 | 2023-03-30 | 一种基于fpga平台lvds并行总线带宽增速的装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202320672068.9U CN219842685U (zh) | 2023-03-30 | 2023-03-30 | 一种基于fpga平台lvds并行总线带宽增速的装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN219842685U true CN219842685U (zh) | 2023-10-17 |
Family
ID=88304073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202320672068.9U Active CN219842685U (zh) | 2023-03-30 | 2023-03-30 | 一种基于fpga平台lvds并行总线带宽增速的装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN219842685U (zh) |
-
2023
- 2023-03-30 CN CN202320672068.9U patent/CN219842685U/zh active Active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8352774B2 (en) | Inter-clock domain data transfer FIFO circuit | |
| US7882465B2 (en) | FPGA and method and system for configuring and debugging a FPGA | |
| CN108683536B (zh) | 异步片上网络的可配置双模式融合通信方法及其接口 | |
| CN112817908B (zh) | 裸芯间高速扩展系统及其扩展方法 | |
| CN102707766B (zh) | 信号同步装置 | |
| CN110515879B (zh) | 一种异步传输装置及其传输方法 | |
| CN101645301B (zh) | 一种用于读数据采样的温度自适应调整方法及装置 | |
| CN104660461A (zh) | 基于100g通信的以太网测试仪表及测试方法 | |
| CN113190291A (zh) | 一种基于片上网络数据采集的可配置协议转换系统及方法 | |
| CN101615912A (zh) | 并串转换器及其实现方法 | |
| CN117852488B (zh) | 一种高速串行数据收发系统及时序自适应方法 | |
| CN106603442A (zh) | 一种片上网络的跨时钟域高速数据通信接口电路 | |
| CN219842685U (zh) | 一种基于fpga平台lvds并行总线带宽增速的装置 | |
| CN114371876A (zh) | 一种寄存器的配置电路以及一种集成电路芯片 | |
| Li et al. | UART Controller with FIFO Buffer Function Based on APB Bus | |
| Pham-Thai et al. | A novel multichannel UART design with FPGA-based implementation | |
| CN201994962U (zh) | 基于fpga芯片架构技术的以太网到e1信道适配器 | |
| CN102754407B (zh) | 串行接收机及其方法与通信系统 | |
| CN101572538A (zh) | 半导体装置 | |
| CN113726335B (zh) | 时钟控制电路、时钟电路和电子设备 | |
| CN101398802A (zh) | 一种I2C Slave接口的通信方法及装置 | |
| CN1983920B (zh) | 混合传输系统和混合传输系统的信号处理方法 | |
| Caputa et al. | An on-chip delay-and skew-insensitive multicycle communication scheme | |
| CN203482180U (zh) | 通讯接口同步电路 | |
| CN112989748A (zh) | 一种降低走线数量的集成电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |