CN219832665U - 半导体装置 - Google Patents

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Abstract

一种半导体装置包含一通道区、一栅极介电层、一栅电极层、多个栅极侧壁间隔物以及一源极及一漏极。栅极介电层位于通道区上方。栅电极层位于栅极介电层上方。栅电极层及栅极介电层位于该些栅极侧壁间隔物之间。在沿源极至漏极方向的一横截面中，该些栅极侧壁间隔物之间的距离沿一垂直方向变化，使得相邻栅极侧壁间隔物之间的栅极空间为V形。

Description

半导体装置
技术领域
本揭露关于半导体装置。
背景技术
随着半导体行业向纳米技术工艺节点发展，以追求更高的装置密度、更高的性能、及更低的成本，制造及设计问题两者带来的挑战导致三维设计的发展，诸如鳍式场效晶体管(fin field effect transistor，Fin FET)及使用具有高k(介电常数)材料的金属栅极结构。金属栅极结构通常通过使用栅极置换技术来制造。
实用新型内容
根据本揭露一些实施例，一种半导体装置包含：一通道区；一栅极介电层，位于该通道区上方；一栅电极层，位于该栅极介电层上方；多个栅极侧壁间隔物，该栅电极层及该栅极介电层位于该多个栅极侧壁间隔物之间；及一源极及一漏极，其中在沿该源极至该漏极的方向的一横截面中，该多个栅极侧壁间隔物之间的距离沿一垂直方向变化，使得该多个栅极侧壁间隔物其中相邻者之间的栅极空间为V形。
根据本揭露一些实施例，一种半导体装置包含：一通道区；一栅极介电层，位于该通道区上方；一栅电极层，位于该栅极介电层上方；多个栅极侧壁间隔物，该栅电极层及该栅极介电层位于该些栅极侧壁间隔物之间；及一源极及一漏极，其中在沿该源极至该漏极的方向的一横截面中，该多个栅极侧壁间隔物之间的距离沿一垂直方向变化，使得该多个栅极侧壁间隔物其中相邻者之间的栅极空间的顶部宽度大于底部宽度。
根据本揭露一些实施例，一种半导体装置包含：一通道区；一栅极介电层，位于该通道区上方；一栅电极层，位于该栅极介电层上方；多个栅极侧壁间隔物，该栅电极层及该栅极介电层位于该多个栅极侧壁间隔物之间；一蚀刻停止层，位于该多个栅极侧壁间隔物周围；一衬里，位于该蚀刻停止层周围；一层间介电层，位于该蚀刻停止层周围，该衬里位于该蚀刻停止层与该层间介电层之间；及一源极及一漏极，其中在沿该源极至该漏极的方向的一横截面中，该多个栅极侧壁间隔物之间的距离沿一垂直方向变化。
附图说明
本揭露的态样在与随附图式一起研读时自以下详细描述内容来最佳地理解。应强调，根据行业中的标准规范，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
图1A、图1B、图2、图3A、图3B、图4、及图5A显示根据本揭露的实施例的半导体装置的例示性顺序制造工艺；
图5B图示根据本揭露的实施例的具有弧形形状或弓形形状的侧壁间隔物；
图5C图示根据本揭露的实施例的具有漏斗形状的栅极空间；
图6图示根据本揭露的实施例的热处理前后的衬里厚度之间的关系；
图7是图示根据本揭露的实施例的针对不同厚度的衬里的栅极CD改变的图形；
图8、图9、图10、图11、图12A、图12B、图13、图14、图15、图16、图17及图18显示根据本揭露的实施例的半导体装置的例示性顺序制造工艺；
图19、图20、及图21显示根据本揭露的实施例的半导体装置的例示性顺序制造工艺；
图22A及图22B显示根据本揭露的实施例的制造半导体装置的顺序工艺的各个阶段；
图23A及图23B显示根据本揭露的实施例的制造半导体装置的顺序工艺的各个阶段；
图24A及图24B显示根据本揭露的实施例的制造半导体装置的顺序工艺的各个阶段；
图25A及图25B显示根据本揭露的实施例的制造半导体装置的顺序工艺的各个阶段；
图26A及图26B显示根据本揭露的实施例的制造半导体装置的顺序工艺的各个阶段；
图27A及图27B显示根据本揭露的实施例的制造半导体装置的顺序工艺的各个阶段；
图28A及图28B显示根据本揭露的实施例的制造半导体装置的顺序工艺的各个阶段；
图29A及图29B显示根据本揭露的实施例的制造半导体装置的顺序工艺的各个阶段。
【符号说明】
10:基板
20:鳍片结构
30:隔离绝缘层
40:虚设栅极结构
41:虚设栅极结构
42:虚设栅极结构
43:虚设栅极介电层
44:虚设栅电极层
48:侧壁间隔物
60:源极/漏极区
70:第一ESL
75:ILD层
78:衬里
81:栅极空间
82:栅极空间
83:栅极空间
85:栅极介电层
85A:栅极介电层
85B:栅极介电层
87:栅极凹槽
89:栅极凹槽
90:WFA层
90A:WFA层
90B:WFA层
94:过热蒸汽
91～92:第一栅极凹槽
93:第二栅极凹槽
100:第一金属材料
100A:第一导电层
100B:第一导电层
101:短通道FET
102:短通道FET
103:长通道FET
110:保护层
115:遮罩图案
120:第二金属材料层
120A:第二导电层
130:第三金属材料层
130A:第三导电层
130:第三金属材料层
140:第二绝缘层
210:基板
211:底部鳍片结构
220A:鳍片结构
221:源极/漏极空间
222:空腔
230:第一绝缘层
240:牺牲栅极结构
242:牺牲栅极介电层
244:牺牲栅电极层
246:侧壁间隔物
246L:第一覆盖层
247:衬垫氮化硅层
248:氧化硅遮罩层
250:ILD层
252:蚀刻终止层
260:源极/漏极磊晶层
277:间隙
278:衬里
280W:功函数调整层
282:栅极介电层
287:盖金属层
290:栅极盖绝缘层
702:迹线
704:迹线
2120:第一半导体层
2125:第二半导体层
2130:第一绝缘层
2135:内部间隔物
H1,H4:突出量
H2,H3:高度相差量
具体实施方式
以下揭示内容提供用于实施本揭露的不同特征的许多不同实施例、或实例。下文描述组件及组态的特定实例以简化本揭露。当然，这些仅为实例且非意欲为限制性的。举例而言，元件的尺寸不限于所揭示的范围或值，而是取决于工艺条件及/或装置的所需性质。此外，在以下描述中第一特征于第二特征上方或上的形成可包括第一特征与第二特征直接接触地形成的实施例，且亦可包括额外特征可形成为插入第一特征与第二特征之间使得第一特征与第二特征可不直接接触的实施例。为了简单及清晰，可以不同的比例任意绘制各种特征。
此外，为了便于描述，在本文中可使用空间相对术语，诸如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”及类似者，来描述诸图中图示的一个元件或特征与另一(多个)元件或特征的关系。空间相对术语意欲涵盖除了诸图中所描绘的定向以外的装置在使用或操作时的不同定向。器件可另外定向(旋转90度或处于其他定向)，且本文中所使用的空间相对描述符可类似地加以相应解释。此外，术语“由……制成”可意谓“包含”或“由……组成”。
图1A至图5A及图8至图18显示根据本揭露的一个实施例的半导体装置的例示性顺序制造工艺。图1B至图5A及图8至图18是对应于图1A的线X1-X1的横截面图。应理解，可在由图1A至图5A及图8至图18所示的工艺之前、期间、及之后提供额外操作，且针对方法的额外实施例，可替换或消除以下描述的操作中的一些。操作/工艺的次序可互换。
图1A显示在基板上方形成虚设栅极结构之后的半导体装置的结构的俯视图(平面图)。在图1A及图1B中，虚设栅极结构40、41及42形成于通道层，举例而言，鳍片结构20的一部分上方。虚设栅极结构40、41中的各者对应于具有栅极长度Lg1的短通道FET，而虚设栅极结构42对应于具有栅极长度Lg2的长通道FET，其中Lg1<Lg2。在一些实施例中，Lg1小于约30nm。短通道FET设置于区域A中，而长通道FET形成于区域B中。尽管图1A及图1B中虚设栅极结构40、41及42相邻于彼此配置，但配置不限于此。在一些实施例中，虚设栅极结构40、41及42以一定距离分开地形成。
鳍片结构20形成于基板10上方，并自隔离绝缘层30延伸。出于解释目的，虚设栅极结构40、41及42形成于相同的鳍片结构20上方，但在一些实施例中，虚设栅极结构40、41及42分别形成于不同的鳍片结构上方。类似地，尽管图1A中图示两个鳍片结构20，但每一栅极结构的鳍片结构数目不限于两个，且可是一个、或三个或三个以上。
基板10为例如具有约1×1015cm-3至约1×1018cm-3范围内杂质浓度的p型硅基板。在其他实施例中，基板为具有约1×1015cm-3至约1×1018cm-3范围内杂质浓度的n型硅基板。或者，基板可包含另一基本半导体，诸如锗；化合物半导体，包括诸如SiC及SiGe的IV-IV族化合物半导体，诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP的III-V族化合物半导体；或其组合。在一个实施例中，基板是SOI(绝缘体上硅)基板的硅层。
鳍片结构20可通过沟槽式蚀刻基板来形成。在形成鳍片结构20之后，在鳍片结构20上方形成隔离绝缘层30。隔离绝缘层30包括通过LPCVD(低压化学气相沉积)、电浆CVD或可流动CVD形成的绝缘材料的一或多层，诸如氧化硅、氧氮化硅、或氮化硅。隔离绝缘层可由旋装玻璃(SOG)、SiO、SiON、SiOCN及/或氟硅玻璃(FSG)的一或多层形成。
在鳍片结构20上方形成隔离绝缘层30之后，执行平坦化操作以移除隔离绝缘层30的部分。平坦化操作可包括化学机械研磨(chemical mechanical polishing，CMP)及/或回蚀工艺。接着，隔离绝缘层30经进一步移除(凹陷)，以便曝光鳍片结构20的上部区域。
接着，在经曝光鳍片结构20上方形成虚设栅极结构40、41及42。虚设栅极结构包括由多晶硅制成的虚设栅电极层44及虚设栅极介电层43。虚设栅电极层44具有宽度Wg。包括绝缘材料的一或多层的侧壁间隔物48形成于虚设栅电极层的侧壁上。侧壁间隔物48包括绝缘材料的一或多层，诸如基于氮化硅的材料，包括SiN、SiON、SiCN及SiOCN。在一些实施例中，侧壁间隔物底部处的侧壁间隔物48的膜厚度在约3nm至约15nm的范围内，而在其他实施例中在约4nm至约8nm的范围内。
在一些实施例中，虚设栅极结构进一步包括遮罩绝缘层，其用于将多晶硅层图案化至虚设栅电极层中。在一些实施例中，遮罩绝缘层的厚度在约10nm至约30nm的范围内，而在其他实施例中，遮罩绝缘层的厚度在约15nm至约20nm的范围内。
如图2中所示，在形成虚设栅极结构40、41及42之后，形成源极/漏极区60。在本揭露中，源极与漏极可互换使用，且术语源极/漏极是指源极及漏极中的任意一者。在一些实施例中，未由虚设栅极结构覆盖的鳍片结构20凹陷于隔离绝缘层30的上表面之下。接着，通过使用磊晶生长方法在凹陷鳍片结构上方形成源极/漏极区60。源极/漏极区60可包括应变材料以施加应力至通道区。额外源极/漏极区60可形成于虚设栅极结构40的左侧及/或虚设栅极结构42的右侧。
接着，如图3A中所示，在虚设栅极结构40、41及42以及源极/漏极区60上方形成第一蚀刻终止层(etching stop layer，ESL)70。第一ESL 70包括绝缘材料的一或多层，诸如包括SiN的基于氮化硅的材料。在其他实施例中，第一ESL 70包括绝缘材料的一或多层，包括SiCN或SiOCN。在一些实施例中，第一ESL 70的厚度在约3nm至约10nm的范围内。接着在第一ESL 70上形成衬里78。衬里78包括材料的一或多层，材料包括硅(Si)，诸如多晶硅或非晶硅。在一些其他实施例中，衬里78包括材料的一或多层，材料包括SiO2或SiOCN。在一些实施例中，衬里78的厚度在约1nm至约5nm/>的范围内。
如图3A中所示，第一层间介电(interlayer dielectric，ILD)层75形成于衬里78上方。第一层间介电(interlayer dielectric，ILD)层75包括绝缘材料的一或多层，诸如基于氧化硅的材料，诸如二氧化硅(SiO2)或SiON。
接着执行退火工艺。在一些实施例中，退火工艺包括蒸汽退火工艺，其中第一层间介电(interlayer dielectric，ILD)层75曝光于过热蒸汽94中。在一些实施例中，提供的过热蒸汽94具有约450℃至约550℃的温度及约40barG(表压)至约110barG的压力。然而，亦可使用其他类型的热工艺。
退火工艺导致衬里78的体积增大(例如，衬里78膨胀)，通常由图3A中的箭头A指示。在一些实施例中，退火工艺包括湿式退火工艺，其中第一层间介电(interlayerdielectric，ILD)层75在约200℃至约700℃的温度下曝光于蒸汽约30分钟至约120分钟。膨胀降低相邻虚设栅极结构40、41及42(或栅极空间81、82、83(见图5A，下文讨论)的宽度)之间的栅极临界尺寸(critical dimension，CD)。通过控制衬里78膨胀的量，可获得所需的栅极CD。
退火(或其他热)工艺可导致第一ILD层75的尺寸改变。举例而言，如图3B中的箭头B所示，第一ILD层75可减小体积(例如，收缩)，从而与衬里78分离。结果，可在第一ILD层75与衬里78之间形成间隙(或空隙)77。第一ILD层75的收缩及所得间隙77导致栅极CD改变，这可对半导体装置的性能(例如，电性质)产生不利影响。然而，退火工艺通过第一ILD层75中所含的氧将Si衬里78转化成氧化物，这导致衬里78的体积增大。衬里78在膨胀时占据间隙77，从而减小间隙77的体积。因此，间隙77减小，且最小化栅极CD中的任何改变。
接着，如图4中所示，执行平坦化操作以移除虚设栅电极层44、侧壁间隔物48、ESL70、第一ILD层75、及衬里78的上部部分。平坦化操作可包括化学机械研磨(chemicalmechanical polishing，CMP)及/或回蚀工艺。
在虚设栅电极层44、侧壁间隔物48、ESL 70、第一ILD层75、及衬里78上进行平坦化操作之后，移除各个包括由多晶硅制成的虚设栅电极层44及虚设栅极介电层43的虚设栅极结构40、41及42，以形成栅极空间81、82及83，如图5A中所示。栅极空间81、82、83在相应虚设栅极结构40、41、42的顶部处或其附近具有宽度Ws，且宽度Ws小于相应虚设栅电极层44的宽度Wg。如图5A中所示，栅极侧壁间隔物48、ESL 70、及衬里78保留在各个栅极空间81、82、及83中。换言之，栅极侧壁间隔物48、ESL 70、及衬里78内衬于栅极空间81、82、及83中的各者中。
移除包括多晶硅的虚设栅电极层44可减轻因衬里78体积增大而产生的应力。随着应力的降低，衬里78填充间隙或空隙，从而减小间隙或空隙的体积。随着间隙的减小，半导体装置的性能得到改善。由于扩展，栅极CD(栅极空间的宽度)亦会减小。可基于衬里78的材料及/或厚度来控制(或调谐)膨胀量(体积改变)，从而控制栅极CD。
在一些实施例中，经由退火(例如，氧化)膨胀的衬里78将ESL 70及侧壁间隔物48朝向栅极空间推动，从而减小栅极CD。在一些实施例中，侧壁间隔物48具有弧形形状或弓形形状。在一些实施例中，栅极空间，具体而言，栅极空间81及82，具有顶部宽度大于底部的漏斗形状。图5B及图5C图示图5A中围绕部分中侧壁间隔物48及栅极空间82的不同形状。图5B图示根据本揭露的实施例的具有弧形形状或弓形形状的侧壁间隔物48。图5C图示根据本揭露的实施例的具有漏斗形状(或V形)的栅极空间82。V形轮廓提供改善的间隙填充，因为侧壁间隔物48相对地固定于底部处，而顶部相对容易移动。在一些实施例中，侧壁间隔物48与鳍片结构20及/或隔离绝缘层30的接触点不移动。应注意，为了便于说明，图5A及图5C中侧壁间隔物48及栅极空间82的形状已放大。
参考图3A中的定向，若衬里78的水平厚度是y单位，且衬里78由Si组成，则衬里78膨胀约1.267y单位，总厚度为约2.267y单位。图6以图解方式图示这一关系。若衬里78的厚度是y单位，且退火之后的总厚度为约2.267y单位，则由于退火的y改变(Δy)是由Δy＝1.267y给定。作为实例，假设第一ILD 75的CD为17mm，且退火之后的体积改变为约12％，则获得的栅极CD膨胀为17x0.12＝2.04mm。接着栅极CD改变(Δ栅极CD)计算为Δ栅极CD＝2.04-1.267y×2＝2.04-2.534y。据了解，当衬里78的水平厚度是y为零时，换言之，在没有衬里78的情况下，Δ栅极CD＝2.04。因此Δ栅极CD＝2.04指示退火工艺之后栅极CD的增大。为了说明，实施例讨论衬里78的水平膨胀。然而，应注意，虚设栅极结构40、41及42的顶部上的衬里78的部分可垂直扩展，且该讨论同样适用于衬里78的此类扩展。
当衬里78包括SiO2时，与衬里78包括Si时相比，退火导致衬里78中相对较小的体积增大(膨胀)。在退火工艺期间，衬里78以相对较慢的速率膨胀(与包括Si的衬里78相比)，并填充任何间隙77，使得栅极CD改变(Δ栅极CD)接近零。因此，取决于衬里78中的材料，衬里78的膨胀率可基于半导体装置的不同栅极CD及结构而变化。
图7是图示根据实施例的针对衬里78的不同厚度的栅极CD改变的图形。在图7中，迹线702描绘由Si组成的衬里78的不同厚度的栅极CD变化。在图7中，迹线704描绘由SiO2组成的衬里78的不同厚度的栅极CD变化。如图所示，迹线702的斜率比迹线704高得多，指示当使用包括Si的衬里78时，栅极CD变化大于当使用包括SiO2的衬里78时的栅极CD变化。换言之，包括Si的衬里78的体积改变大于包括SiO2的衬里78的体积改变。因此，通过选择适当的衬里材料及厚度，可调变(调整)栅极轮廓以获得所需的栅极CD。应注意，在所有栅极空间中，栅极CD改变(Δ栅极CD)可是不同的。举例而言，区域A的(Δ栅极CD)与区域B的(Δ栅极CD)可不同。为了便于解释，假设衬里78始终均匀地膨胀。
接着，如图8中所示，形成栅极介电层85，栅极介电层85内衬栅极空间81、82、及83地形成，并与栅极空间81、82、及83中的栅极间隔物48接触，且在第一ILD 75、衬里78、ESL70、及栅极间隔物48上方。栅极介电层85包括介电材料的一或多层，诸如高k金属氧化物。用于高k介电质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、及/或其混合物的氧化物。在一些实施例中，在形成栅极介电层85之前，在鳍片结构(通道区)上方形成由例如氧化硅制成的介面层。通过使用CVD、PVD、ALD、或其他适合的膜形成方法来形成适合的介电材料的毯覆层。
此外，如图所示，在栅极空间81、82及83中形成用于p通道FET的功函数调整(workfunction adjustment，WFA)层90。在栅极空间81、82及83以及第一ILD层75、衬里78、ESL70、及栅极间隔物48上方形成适合导电材料的毯覆层。WFA层90包括导电材料的一或多层。p通道FET的WFA层90的实例包括Ti、TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co。在一个实施例中，TiN用于p通道FET。用于n通道FET的WFA层90的实例包括TiN、TaN、TaAlC、TiC、TiAl、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC。在一个实施例中，TaAlC、TiAl或Al用于n通道FET。在一些实施例中，WFA层90的厚度在约3nm至约10nm的范围内。WFA层90可通过化学气相沉积(chemical vapor deposition，CVD)、包括溅射的物理气相沉积(physical vapordeposition，PVD)、原子层沉积(atomic layer deposition，ALD)或其他适合的方法形成。如图8中所示，WFA层90在栅极空间81、82及83中共形地形成。
接着，如图9中所示，在图8的结构上方形成第一金属材料100。第一金属材料包括金属材料的一或多层，金属材料诸如Al、Co、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi、其他导电材料。在一个实施例中，使用W、Co或Al。第一金属材料通过CVD、PVD、ALD、电镀或其他适合的方法形成。第一金属材料100由与WFA层90不同的材料制成。
接着，如图10中所示，执行平坦化操作以移除经沉积第一金属材料100的上部部分。在平坦化操作之后，在栅极空间中的各者中形成用于短通道FET的金属栅极的第一导电层100A及用于长通道FET的金属栅极的第一导电层100B。区域A中的短通道FET亦包括栅极介电层85A及WFA层90A，而区域B中的长通道FET亦包括栅极介电层85B及WFA层90B。平坦化操作可包括化学机械研磨(chemical mechanical polishing，CMP)及/或回蚀工艺。
随后，在图10的结构上方形成保护层110，并形成遮罩图案115以覆盖长通道FET的区域B，如图11中所示。保护层110包括绝缘材料的一或多层，诸如SiN。在一些实施例中，遮罩图案115是光阻剂图案。
通过使用遮罩图案115作为蚀刻遮罩，保护层110是用于在区域A之上打开一区域的图案。接着，通过使用经图案化保护层110作为蚀刻遮罩，使第一导电层100A的上部部分、栅极介电层85A、WFA层90A、侧壁间隔物48、第一ESL 70、及第一ILD层75凹陷，如图12A中所示。在一些实施例中，遮罩图案115保留在保护层110上。在其他实施例中，第一导电层100A、栅极介电层85A、WFA层90A、侧壁间隔物48、第一ESL 70及第一ILD层75的上部部分未实质性凹陷，如图12B中所示。
在区域A的凹槽蚀刻之后，使第一导电层100A及WFA层90A凹陷(回蚀)以形成栅极凹槽87及89，如图13中所示。由于用于第一导电层100A与WFA层90A的材料不同，故第一导电层100A与WFA层90A的蚀刻量(深度)不同。举例而言，当第一导电层100A由W制成且WFA层90A由TiN或含铝材料(TiAl、TaAlC或Al)制成时，WFA层90A经蚀刻的次数多于第一导电层100A。结果，第一导电层100A自WFA层90A突出，如图13中所示。在一些实施例中，突出量H1在约10nm至约50nm的范围内。栅极介电层85A亦通过额外蚀刻操作来蚀刻(凹陷)。在其他实施例中，栅极介电层85A未经蚀刻(凹陷)。
接着，如图14中所示，在图13的结构上方共形地形成第二金属材料120的毯覆层。随后，在第二金属材料层120上方形成第三金属材料层130，如图15中所示。第三金属材料层130包括Al、Co、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi、其他导电材料中的一或多者。在一个实施例中，使用W、Co或Al。在这一实施例中，第三金属材料层130由与第一导电层100相同的材料制成。第二导电层120用作第三导电层130的黏结层，且包括TiN、Ti或TaN的一或多层。第二及第三金属材料通过CVD、PVD、ALD、电镀或其他适合的方法形成。
随后，在第三导电层130上执行回蚀操作。通过回蚀操作，在栅极凹槽87、89中形成第三导电层130A，且移除在区域B上方形成的第三导电层，如图16中所示。在回蚀操作中，亦移除第二金属材料120，从而形成第二导电层120A。
如图17中所示，移除遮罩层110，接着再次执行回蚀操作以使第一区域A中的第三导电层130A凹陷，从而形成第一栅极凹槽91、92及第二区域B中的第一导电层100B，从而形成第二栅极凹槽93。在回蚀操作中，第二区域B中的栅极介电层85B及WFA层90B亦凹陷。在一些实施例中，栅极介电层85B未经蚀刻(凹陷)。
如图17中所示，由于第一导电层100B与WFA层90B的材料不同，且第一导电层100B与WFA层90B的蚀刻量(深度)不同，故第一导电层100B自WFA层90B的突出量为H4。在一些实施例中，H4小于约±50nm。
在一些实施例中，自基板量测的凹陷第三导电层130A的高度与凹陷第一导电层100B的高度相差量H2。在一些实施例中，H2小于约±60nm。在一些实施例中，凹陷第一导电层100B的高度大于凹陷第三导电层130A的高度，且在其他实施例中，凹陷第一导电层100B的高度小于凹陷第三导电层130A的高度。
类似地，区域A中自基板量测的WFA层90A的高度与区域B中WFA层90B的高度相差量H3。在一些实施例中，H3小于约±60nm。在一些实施例中，WFA层90A的高度大于WFA层90B的高度，而在其他实施例中，WFA层90A的高度小于WFA层90B的高度。
此外，如图18中所示，栅极凹槽91、92及93由第二绝缘层140填充。形成第二绝缘材料的毯覆层，并执行诸如CMP工艺的平坦化操作。第二绝缘层140包括绝缘材料的一或多层，诸如基于氮化硅的材料，包括SiN、SiCN及SiOCN。
如图18中所示，短通道FET 101、102包括第一栅极介电层85A及第一栅电极。第一栅电极包括与第一栅极介电层85A接触的WFA层90A(下伏导电层)及第一导电层100A(主体导电层)。第一栅电极进一步包括第三导电层130A(上部导电层)及设置于第一导电层100A与第三导电层130A之间的第二导电层120A(中间导电层)。第一导电层100A自WFA层90A突出。绝缘层140与第三导电层130A接触地提供。
长通道FET 103包括第二栅极介电层85B及第二栅电极。第二栅电极包括与第二栅极介电层85B接触的WFA层90B及第一导电层100B。绝缘层140与WFA层90B的上表面及第一导电层100B接触地提供。
在参考图1A至图5A及图8至图18讨论的实施例中，衬里78的厚度大体上是均匀的。在其他实施例中，衬里78的厚度不均匀，且衬里78具有梯度轮廓。图19图示由氧化硅构成的衬里78，其底部部分附近的厚度相对厚于其侧面及/或顶部部分。在一些实施例中，衬里78的厚度在约1nm至约5nm之间变化。使用电浆增强化学气相沉积(plasma-enhancedchemical vapor deposition，PECVD)工艺沉积衬里78，其中电浆功率自约15W调变至约1000W。这会沉积V形衬里78，其底部处比顶部处相对更厚。因此，ILD 75在沉积时亦具有V形(或锥形)轮廓。
如参考图3A及图3B所述，后续退火工艺在经沉积ILD 75中产生自虚设栅极结构40、41及42顶部至底部的收缩梯度。否则，退火导致ILD 75的顶部部分处或其附近的收缩(体积减小)相对大于ILD 75的底部部分处或其附近。
如图20中所示，接着在图19中所示的结构上执行平坦化操作，如参考图4所述。平坦化操作可包括化学机械研磨(chemical mechanical polishing，CMP)及/或回蚀工艺。
在平坦化操作之后，移除各个包括由多晶硅制成的虚设栅电极层44及虚设栅极介电层43的虚设栅极结构40、41及42，以形成栅极空间81、82及83，如图21中所示(类似于图5A中的操作)。移除虚设栅电极层44可释放应力，并如图所示，产生具有漏斗(或V形)轮廓的栅极空间81、82及83，与底部部分处或其附近相比，顶部部分处或其附近的栅极CD更高。这一V形轮廓更有效地填充由ILD收缩形成的间隙及空隙。
可理解，图18及图21中所示的装置经历进一步的CMOS工艺以形成各种特征，诸如触点/通孔、互连导电层、介电层、钝化层等。在上述实施例中，描述用于FinFET的制造操作。然而，上述制造工艺可应用于其他类型的FET，诸如平面型FET、纳米片、具有由栅电极围绕的通道区的所有侧表面的栅极全环绕GAA FET、及类似者。
图22A至图29B显示根据本揭露的实施例的使用纳米线或纳米片制造GAA FET装置的金属栅极结构的各个阶段。应理解，针对方法的额外实施例，可在图22A至图29B中所示的工艺之前、期间、及之后提供额外操作，并可替换或消除以下描述的操作中的一些。操作/工艺的次序可互换。
如图22A中所示，形成一或多个鳍片结构220A，包括交替形成于设置于基板210上的底部鳍片结构211上方的第一半导体层2120与第二半导体层2125。第一半导体层2120及第二半导体层2125由具有不同晶格常数的材料制成，并可包括Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP的一或多层。在一些实施例中，第一半导体层2120及第二半导体层2125由Si、Si化合物、SiGe、Ge或Ge化合物制成。在一些实施例中，第一半导体层2120为Si1-xGex，其中x等于或大于约0.1且等于或小于约0.6，而第二半导体层2125为Si或Si1-yGey，其中y小于x且等于或小于约0.2。在本揭露中，“M”化合物或“基于M的化合物”意谓化合物的多数为M。
第一半导体层2120及第二半导体层2125在基板210上方磊晶地形成。第一半导体层2120的厚度可等于或大于第二半导体层2125的厚度，且在一些实施例中在约5nm至约60nm的范围内，而在其他实施例中在约10nm至约30nm的范围内。在一些实施例中，第二半导体层2125的厚度在约5nm至约60nm的范围内，而在其他实施例中，第二半导体层2125的厚度在约10nm至约30nm的范围内。第一半导体层2120的厚度可与第二半导体层2125的厚度相同或不同。尽管图22A及图22B中图示四个第一半导体层2120及四个第二半导体层2125，但数目不限于四个，且可是1、2、3个或4个以上，并小于20。在一些实施例中，第一半导体层2120的数目比第二半导体层2125的数目大1(即，顶层是第一半导体层)。
堆叠半导体层形成之后，通过使用一或多个微影术及蚀刻操作形成鳍片结构220A，如图22A及图22B中所示。鳍片结构可通过任何适合的方法来图案化。举例而言，鳍片结构可使用一或多个光学微影术工艺来图案化，包括双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺将光学微影术与自对准工艺组合在一起，允许建立具有例如比使用单一直接光学微影术工艺可获得的节距更小节距的图案。举例而言，在一个实施例中，在基板上方形成牺牲层，并使用光学微影术工艺进行图案化。使用自对准工艺沿着经图案化牺牲层形成间隔物。接着移除牺牲层，接着可使用剩余的间隔物来对鳍片结构进行图案化。
如图22A及图22B中所示，鳍片结构220A在X方向上延伸，并在Y方向上配置。鳍片结构220A的数目不限于两个，并可是小至一个、及三个或三个以上。在一些实施例中，在鳍片结构220A的两侧上形成一或多个虚设鳍片结构，以提高图案化操作中的图案保真度。鳍片结构220A具有由堆叠的半导体层构成的上部部分。在一些实施例中，鳍片结构220A的上部部分沿Y方向的宽度在约10nm至约40nm的范围内，而在其他实施例中，宽度在约20nm至约30nm的范围内。
在形成鳍片结构220A之后，在基板上方形成包括绝缘材料的一或多层的绝缘材料层，使得鳍片结构完全嵌入绝缘层中。用于绝缘层的绝缘材料可包括氧化硅、氮化硅、氧氮化硅(SiON)、SiOCN、SiCN、氟硅玻璃(FSG)、或由LPCVD(低压化学气相沉积)、电浆增强CVD(plasma-enhanced chemical vapor deposition，PECVD)或可流动CVD形成的低k介电材料。退火操作可在绝缘层形成之后执行。接着，执行诸如化学机械研磨(chemicalmechanical polishing，CMP)方法及/或回蚀方法的平坦化操作，使得最上第二半导体层2125的上表面自绝缘材料层曝光。在一些实施例中，在形成绝缘材料层之前，在鳍片结构上方形成一或多个鳍片衬里层。在一些实施例中，鳍片衬里包括形成于基板210及鳍片结构的底部部分211的侧壁上方的第一鳍片衬里层，及在第一鳍片衬里层上形成的第二鳍片衬里层。鳍片衬里层由氮化硅或基于氮化硅的材料(例如，SiON、SiCN或SiOCN)制成。可经由诸如物理气相沉积(physical vapor deposition，PVD)、化学气相沉积(chemical vapordeposition，CVD)、或原子层沉积(atomic layer deposition，ALD)的一或多个工艺沉积鳍片衬里层，尽管可利用任何可接受的工艺。
接着，如图22B中所示，使绝缘材料层凹陷以形成隔离绝缘层230，从而曝光鳍片结构220A的上部部分。用这一操作，鳍片结构220A通过隔离绝缘层230彼此分离开，隔离绝缘层亦称为浅沟槽隔离(shallow trench isolation，STI)。隔离绝缘层230可由适合的介电材料制成，诸如氧化硅、氮化硅、氧氮化硅、氟硅玻璃(FSG)；低k介电质，诸如碳掺杂氧化物；极低k介电质，诸如多孔碳掺杂二氧化硅；聚合物，诸如聚酰亚胺；这些的组合；或类似物。在一些实施例中，隔离绝缘层230经由诸如CVD、可流动CVD(flowable CVD，FCVD)、或旋装玻璃工艺的工艺形成，尽管可利用任何可接受的工艺。
在形成隔离绝缘层230之后，形成牺牲(虚设)栅极结构240，如图23A及图23B中所示。图23A及图23B图示在经曝光鳍片结构上方形成牺牲栅极结构240之后的结构。牺牲栅极结构240形成于待成为通道区的鳍片结构的一部分上方。牺牲栅极结构240界定GAA FET的通道区。牺牲栅极结构240包括牺牲栅极介电层242及牺牲栅电极层244。牺牲栅极介电层242包括绝缘材料的一或多层，诸如基于氧化硅的材料。在一个实施例中，使用通过CVD形成的氧化硅。在一些实施例中，牺牲栅极介电层242的厚度在约1nm至约5nm的范围内。
牺牲栅极结构240通过首先将牺牲栅极介电层242毯覆沉积于鳍片结构上方来形成。接着将牺牲栅电极层毯覆沉积于牺牲栅极介电层上及鳍片结构上方，使得鳍片结构完全嵌入牺牲栅电极层中。牺牲栅电极层包括硅，诸如多晶硅或非晶硅。在一些实施例中，牺牲栅电极层的厚度在约100nm至约200nm的范围内。在一些实施例中，牺牲栅电极层经受平坦化操作。使用CVD(包括LPCVD及PECVD)、PVD、ALD、或其他适合的工艺来沉积牺牲栅极介电层及牺牲栅电极层。随后，在牺牲栅电极层上方形成遮罩层。遮罩层包括衬垫氮化硅层247及氧化硅遮罩层248。
接下来，在遮罩层上执行图案化操作，并将牺牲栅电极层图案化至牺牲栅极结构240中，如图23A及图23B中所示。牺牲栅极结构包括牺牲栅极介电层242、牺牲栅电极层244(例如，多晶硅)、衬垫氮化硅层247及氧化硅遮罩层248。通过图案化牺牲栅极结构，第一半导体层与第二半导体层的堆叠层部分地曝光于牺牲栅极结构的相对侧上，从而界定源极/漏极区，如图23A及图23B中所示。在本揭露中，源极与漏极可互换使用，且其结构基本相同。在图23A及图23B中，一个牺牲栅极结构形成于两个鳍片结构上方，但牺牲栅极结构的数目不限于一个。在一些实施例中，在X方向上配置两个或两个以上牺牲栅极结构。在某些实施例中，在牺牲栅极结构的两侧上形成一或多个虚设牺牲栅极结构以提高图案保真度。
此外，在牺牲栅极结构240上方形成用于侧壁间隔物的第一覆盖层246L，如图23A及图23B中所示。第一覆盖层246L以共形方式沉积，使得其形成为在垂直表面上，诸如分别在侧壁、水平表面、及牺牲栅极结构的顶部具有基本相等的厚度。在一些实施例中，第一覆盖层246L具有约5nm至约20nm范围内的厚度。第一覆盖层246L包括氮化硅、SiON、SiCN、SiCO、SiOCN或任何其他适合的介电材料中的一或多者。覆盖层246L可通过ALD或CVD、或任何其他适合的方法形成。接着，对第一覆盖层246L进行各向异性蚀刻，以移除设置于源极/漏极区上的第一覆盖层246L，同时在牺牲栅极结构240的侧面上留下第一覆盖层作为侧壁间隔物246(见图24A)。
接着，通过使用一或多个微影术及蚀刻操作，在源极/漏极区处蚀刻下第一半导体层2120与第二半导体层2125的堆叠结构，从而形成源极/漏极空间221，如图24A中所示。在一些实施例中，基板210(或鳍片结构的底部部分211)亦经部分蚀刻。在一些实施例中，分开制造n型FET及p型FET，且在这一情况下，处理一个类型的FET的区域，而用于另一类型的FET的区域由保护层(诸如氮化硅)覆盖。在一些实施例中，如图24A中所示，凹陷鳍片结构具有U形。在其他实施例中，凹陷鳍片结构具有显示硅晶体的(111)小平面的V形。在其他实施例中，凹槽具有反向梯形或矩形。在一些实施例中，凹槽通过干式蚀刻工艺形成，干式蚀刻工艺可是各向异性的。各向异性蚀刻工艺可使用包括BF2、Cl2、CH3F、CH4、HBr、O2、Ar、其他蚀刻剂气体的工艺气体混合物来执行。在一些实施例中，电浆是在连接至处理室的分离电浆产生室中产生的远端电浆。
此外，如图24B中所示，第一半导体层2120在源极/漏极空间221内在X方向上侧向蚀刻，从而形成空腔222。当第一半导体层2120为SiGe且第二半导体层2125为Si时，可通过使用湿式蚀刻剂(诸如但不限于H2O2、CH3COOH及HF的混合溶液)选择性地蚀刻第一半导体层2120，接着进行H2O清洗。在一些实施例中，通过混合溶液的蚀刻及通过H2O的清洗重复10至20次。在一些实施例中，通过混合溶液的蚀刻时间在约1分钟至约2分钟的范围内。在一些实施例中，混合溶液在约60℃至约90℃范围内的温度下使用。在一些实施例中，使用其他蚀刻剂。
接下来，如图25A中所示，在源极/漏极空间221中第一半导体层2120的经蚀刻侧向末端及第二半导体层2125的端面上以及在牺牲栅极结构240上方共形地形成第一绝缘层2130。第一绝缘层2130包括氮化硅及氧化硅、SiON、SiOC、SiCN及SiOCN中的一者，或任何其他适合的介电材料。第一绝缘层2130由不同于侧壁间隔物(第一覆盖层)246的材料制成。在一些实施例中，第一绝缘层230具有约1.0nm至约10.0nm的范围内的厚度。在其他实施例中，第一绝缘层2130具有约2.0nm至约5.0nm范围内的厚度。第一绝缘层2130可通过ALD或任何其他适合的方法形成。通过共形地形成第一绝缘层2130，空腔222用第一绝缘层2130完全填充。
在形成第一绝缘层2130之后，执行蚀刻操作以部分移除第一绝缘层2130，从而形成内部间隔物2135，如图25B中所示。在一些实施例中，内部间隔物2135的端面比第二半导体层2125的端面凹陷得更多。在其他实施例中，凹陷量在约0.2nm至约3nm的范围内，且在约0.5nm至约2nm的范围内。在其他实施例中，凹陷量小于0.5nm并可等于零(即，内部间隔物2135的端面与第二半导体层2125的端面彼此平齐)。
随后，如图26A中所示，在源极/漏极空间221的底部处的凹陷鳍片结构211上形成一或多个源极/漏极磊晶层260。在一些实施例中，源极/漏极磊晶层260包括非掺杂Si或非掺杂SiGe、掺杂Si、掺杂SiGe或掺杂Ge。在一些实施例中，掺杂剂为C、P、As、B、及/或In。
接着，如图26B中所示，形成蚀刻终止层252。蚀刻终止层252包括氮化硅及氧化硅、SiON、SiOC、SiCN及SiOCN中的一者，或任何其他适合的介电材料。蚀刻终止层252由不同于侧壁间隔物(第一覆盖层)246的材料制成。蚀刻终止层252可通过ALD或任何其他适合的方法形成。接着在蚀刻终止层252上形成衬里278。衬里278包括材料的一或多个层，材料包括硅(Si)，诸如多晶硅或非晶硅。在一些其他实施例中，衬里278包括材料的一或多个层，材料包括SiO2或SiOCN。在一些实施例中，衬里278的厚度在约1nm至约5nm/>的范围内。衬里278类似于以上讨论的衬里78，为了简洁起见，省略对衬里278的详细说明。
接下来，在衬里278上方形成第一层间介电(interlayer dielectric，ILD)层250。第一层间介电(interlayer dielectric，ILD)层250包括绝缘材料的一或多层，诸如基于氧化硅的材料，诸如二氧化硅(SiO2)或SiON。
接着执行退火工艺。在一些实施例中，退火工艺包括蒸汽退火工艺，其中第一层间介电(interlayer dielectric，ILD)层250曝光于过热蒸汽中。在一些实施例中，提供的过热蒸汽具有约450℃至约550℃的温度及约40barG(表压)至约110barG的压力。然而，亦可使用其他类型的热工艺。
退火工艺导致衬里278的体积增大(例如，衬里278膨胀)，通常由图26B中的箭头A表示。在一些实施例中，退火工艺包括湿式退火工艺，其中第一层间介电(interlayerdielectric，ILD)层250在约200℃至约700℃的温度下曝光于蒸汽约30分钟至约120分钟。膨胀降低相邻虚设栅极结构240、41及42之间的栅极临界尺寸(critical dimension，CD)。通过控制衬里278膨胀的量，可获得所需的栅极CD。
退火(或其他热)工艺可导致第一ILD层250的尺寸改变。举例而言，如图26B中的箭头B所示，第一ILD层250可减小体积(例如，收缩)，从而与衬里278分离。结果，可在第一ILD层250与衬里278之间形成间隙(或空隙)277。第一ILD层250的收缩及所得间隙277导致栅极CD的改变，这可对半导体装置的性能(例如，电性质)产生不利影响。然而，如上所述，退火工艺通过第一ILD层250中含有的氧将Si衬里278转化成氧化物，这导致衬里278的体积增大。衬里278在膨胀时占据间隙277，从而减小间隙277的体积。因此，间隙277减小，且最小化栅极CD中的任何改变。
在形成ILD层250之后，执行诸如CMP的平坦化操作，以便曝光牺牲栅电极层244的顶部部分，如图27A中所示。接着，移除牺牲栅电极层244及牺牲栅极介电层242。ILD层250在移除牺牲栅极结构期间保护源极/漏极磊晶层260。牺牲栅极结构可使用电浆干式蚀刻及/或湿式蚀刻来移除。当牺牲栅电极层244为多晶硅且ILD层250为氧化硅时，可使用诸如TMAH溶液的湿式蚀刻剂来选择性地移除牺牲栅电极层244。随后使用电浆干式蚀刻及/或湿式蚀刻来移除牺牲栅极介电层242。
在移除牺牲栅极结构之后，移除第一半导体层2120，从而形成第二半导体层2125的导线或片(通道区)，如图27B中所示。如上所述，可使用可针对第二半导体层2125选择性蚀刻第一半导体层2120的蚀刻剂来移除或蚀刻第一半导体层2120。由于形成第一绝缘层(内部间隔物)2135，故第一半导体层2120的蚀刻在第一绝缘层2135处终止。换言之，第一绝缘层2135用作蚀刻第一半导体层2120的蚀刻终止层。
在形成第二半导体层2125的半导体导线或片(通道区)之后，在通道区中的各者周围形成栅极介电层282，如图28A中所示。在一些实施例中，栅极介电层282包括介电材料的一或多层，诸如氧化硅、氮化硅、或高k介电材料、其他适合的介电材料、及/或其组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适合的高k介电材料、及/或其组合。在一些实施例中，栅极介电层282包括形成于通道层与介电材料之间的介面层(未显示)。栅极介电层282可通过CVD、ALD或任何适合的方法形成。在一个实施例中，栅极介电层282使用高度共形沉积工艺(诸如ALD)形成，以确保在各个通道层周围形成具有均匀厚度的栅极介电层。在一个实施例中，栅极介电层282的厚度在约1nm至约6nm的范围内。
在一些实施例中，在栅极介电层282上方形成一或多个功函数调整层280W，如图28A中所示。功函数调整层280W由导电材料制成，诸如单层的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC，或这些材料中的两者或两者以上的多层。在一些实施例中，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co中的一或多者用作p通道FET的功函数调整层。针对n通道FET，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi中的一或多者作为功函数调整层。功函数调整层可通过ALD、PVD、CVD、电子束蒸发、或其他适合的工艺形成。此外，针对可使用不同金属层的n通道FET及p通道FET，可分开形成功函数调整层。
接着，如图28B中所示，在一或多个功函数调整层280W上方形成盖金属层287。盖金属层287包括W、Ta、Sn、Nb、Ru、Co或Mo。在一些实施例中，盖金属层287通过使用金属卤化物(氯化物)气体(例如，TaCl5、SnCl4、NbCl5或MoCl4)的ALD工艺形成。在一些实施例中，盖金属层287包括无氟金属，举例而言，由WCl5形成的无氟W作为源气体。在一些实施例中，在盖金属层287上方形成类似于第一、第二及第三导电层中的一者的第二盖金属层。
此外，如图29A中所示，在盖金属层287上方形成栅极盖绝缘层290。在一些实施例中，栅极盖绝缘层290包括氮化硅、SiON及/或SiOCN或任何其他适合的材料。
随后，通过使用干式蚀刻在ILD层250及蚀刻终止层252中形成接触孔，从而曝光源极/漏极磊晶层260的上部部分。在一些实施例中，在源极/漏极磊晶层260上方形成硅化物层。硅化物层包括WSi、CoSi、NiSi、TiSi、MoSi及TaSi中的一或多者。接着，如图29B中所示，在接触孔中形成导电接触层272。导电接触层272包括Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN中的一或多者。
据了解，GAA FET经历进一步的CMOS工艺以形成各种特征，诸如触点/通孔、互连金属层、介电层、钝化层等。
本文描述的各种实施例或实例提供与现存技术相比的若干优点。举例而言，在本揭露中，衬里填充由于ILD收缩而产生的间隙，并改善半导体装置的电性能。
应理解，并非所有的优点都在本文中进行必要的讨论，没有所有实施例或实例均需要的特定优点，其他实施例或实例可提供不同的优点。
根据本揭露的一个态样，在制造半导体装置的方法中，包括在基板上方形成虚设栅极结构，虚设栅极结构包括虚设栅极介电层及虚设栅电极层；在虚设栅极结构的侧壁上形成包括绝缘材料的一或多层的侧壁间隔物；在侧壁间隔物上方形成硅基衬里；在硅基衬里上方形成第一绝缘层；对硅基衬里及第一绝缘层进行热处理，从而使第一绝缘层的体积减小而硅基衬里的体积增大；移除虚设栅极结构以在第一绝缘层中形成栅极空间；及用高k介电层及第一导电层填充栅极空间。虚设栅电极具有宽度Wg，且栅极空间在虚设栅极结构的顶部处或其附近具有宽度Ws，且宽度Ws小于Wg。在前述及后续实施例中的一或多者中，第一绝缘层体积减小导致第一绝缘层与硅基衬里分离，从而在第一绝缘层与硅基衬里之间形成间隙。在前述及后续实施例中的一或多者中，硅基衬里的体积增大会减小第一绝缘层与硅基衬里之间的间隙。在前述及后续实施例中的一或多者中，移除虚设栅极结构包括移除虚设栅电极层以减小自硅基衬里的体积增大而产生的应力，其中应力的减小导致硅基衬里占据间隙。在前述及后续实施例中的一或多者中，硅基衬里包括硅，且对硅基衬里的热处理将硅基衬里转化成氧化硅。在前述及后续实施例中的一或多者中，在形成第一绝缘层及硅基衬里之前，方法包括在虚设栅极结构上方形成第一蚀刻终止层(etching stop layer，ESL)，其中硅基衬里形成于第一蚀刻终止层(etching stop layer，ESL)上方，且第一绝缘层形成于第一蚀刻终止层(etching stop layer，ESL)上方。在前述及后续实施例中的一或多者中，硅基衬里包括氧化硅，且对氧化硅的热处理会增大氧化硅的体积。在前述及后续实施例中的一或多者中，硅基衬里的厚度在1nm至5nm的范围内。在前述及后续实施例中的一或多者中，硅基衬里包括氧碳氮化硅(SiOCN)。在本揭露一些实施例，一种半导体装置包含：一虚设栅极结构，其位在一基板上方该虚设栅极结构包括一虚设栅极介电层及一虚设栅电极层；多个侧壁间隔物，位在该虚设栅极结构的多个侧壁上；一硅基衬里，其位在该些侧壁间隔物上方；一第一绝缘层，其位在该硅基衬里上方；一栅极空间，其位在该第一绝缘层中；及一高k介电层及一第一导电层，其位在该栅极空间内，其中该虚设栅电极层具有一宽度Wg，且该栅极空间在该虚设栅极结构的一顶部处或其附近具有一宽度Ws，且该宽度Ws小于Wg。
根据本揭露的另一态样，在制造半导体装置的方法中，包括在基板上方形成虚设栅极结构，虚设栅极结构包括虚设栅极介电层及虚设栅电极层；在虚设栅极结构的侧壁上形成包括绝缘材料的一或多层的侧壁间隔物；在侧壁间隔物上方形成硅基衬里，其中硅基衬里在虚设栅极结构的基座处的厚度大于硅基衬里在虚设栅极结构的顶部处的厚度；在硅基衬里上方形成第一绝缘层；对硅基衬里及第一绝缘层进行热处理，从而减小第一绝缘层的体积并增大硅基衬里的体积；移除虚设栅极结构以在第一绝缘层中形成栅极空间，其中栅极空间的顶部部分处或其附近的栅极CD大于栅极空间的底部部分处或其附近的栅极CD；及用高k介电层及第一导电层填充栅极空间。虚设栅电极具有宽度Wg，且栅极空间在虚设栅极结构的顶部处或其附近具有宽度Ws，且宽度Ws小于Wg。在前述及后续实施例中的一或多者中，硅基衬里包括氧化硅，且对氧化硅进行热处理会增大氧化硅的体积。在前述及后续实施例中的一或多者中，硅基衬里的厚度在1nm至5nm的范围内。在前述及后续实施例中的一或多者中，在形成第一绝缘层及硅基衬里之前，方法包括在虚设栅极结构上方形成第一蚀刻终止层(etching stop layer，ESL)。硅基衬里形成于第一蚀刻终止层(etching stoplayer，ESL)上方，第一绝缘层形成于第一蚀刻终止层(etching stop layer，ESL)上方，且第一绝缘层的厚度在虚设栅极结构的底部部分处或其附近小于在虚设栅极结构的顶部部分处或其附近的厚度。在前述及后续实施例中的一或多者中，侧壁间隔物包括基于氮化硅的材料的一或多层。在前述及后续实施例中的一或多者中，减小第一绝缘层的体积导致第一绝缘层与硅基衬里分离，从而在第一绝缘层与硅基衬里之间形成间隙。在前述及后续实施例中的一或多者中，硅基衬里的体积增大会减小第一绝缘层与硅基衬里之间的间隙。在前述及后续实施例中的一或多者中，方法进一步包括在移除虚设栅极结构以形成栅极空间之前，执行平坦化操作以移除虚设栅极结构、第一绝缘层、及硅基衬里的上部部分。在本揭露一些实施例，一种半导体装置包含：一虚设栅极结构，其位在一基板上方形成，该虚设栅极结构包括一虚设栅极介电层及一虚设栅电极层；多个侧壁间隔物，其位在该虚设栅极结构的多个侧壁上；一硅基衬里，其位在该些侧壁间隔物上方，其中该硅基衬里在该虚设栅极结构的一底座处的一厚度大于该硅基衬里在该虚设栅极结构的一顶部处的一厚度；一第一绝缘层，其位在该硅基衬里上方；一栅极空间，其位在该第一绝缘层中，其中该栅极空间的一顶部部分处或其附近的一栅极临界尺寸大于该栅极空间的一底部部分处或其附近的一栅极临界尺寸；及一高k介电层及一第一导电层，其位于该栅极空间内，其中该虚设栅电极层具有一宽度Wg，且该栅极空间在该虚设栅极结构的一顶部处或其附近具有宽度Ws，且该宽度Ws小于Wg。
根据本揭露的又另一态样，半导体装置包括通道区；设置于通道区上方的栅极介电层；设置于栅极介电层上方的栅电极层；栅极侧壁间隔物，栅电极层及栅极介电层设置于栅极侧壁间隔物之间；以及源极及漏极。在沿源极至漏极方向的横截面中，栅极侧壁间隔物之间的距离沿垂直方向变化，使得相邻栅极侧壁间隔物之间的栅极空间为V形。在前述及后续实施例中的一或多者中，栅极侧壁间隔物包括基于氮化硅的材料的一或多层。在前述及后续实施例中的一或多者中，硅基衬里设置于栅极侧壁间隔物周围以及源极及漏极上方。
在本揭露一些实施例，一种半导体装置包含通道区、栅极介电层、栅电极层、多个栅极侧壁间隔物及一源极及一漏极。栅极介电层位于通道区上方。栅电极层位于栅极介电层上方。栅电极层及栅极介电层位于多个栅极侧壁间隔物之间。在沿源极至漏极的方向的一横截面中，多个栅极侧壁间隔物之间的距离沿一垂直方向变化，使得多个栅极侧壁间隔物其中相邻者之间的栅极空间为V形。在本揭露一些实施例，一硅基衬里位于多个栅极侧壁间隔物周围以及源极及漏极上方。在本揭露一些实施例，硅基衬里的厚度在1nm至5nm的范围内。在本揭露一些实施例，半导体装置还包含一鳍片半导体结构，源极及漏极位于鳍片半导体结构上。在本揭露一些实施例，一种半导体装置包含通道区、栅极介电层、栅电极层、多个栅极侧壁间隔物及一源极及一漏极。栅极介电层位于通道区上方。栅电极层位于栅极介电层上方。栅电极层及栅极介电层位于多个栅极侧壁间隔物之间。在沿源极至漏极的方向的一横截面中，多个栅极侧壁间隔物之间的距离沿一垂直方向变化，使得多个栅极侧壁间隔物其中相邻者之间的栅极空间的顶部宽度大于底部宽度。在本揭露一些实施例，一衬里位于多个栅极侧壁间隔物周围。在本揭露一些实施例，衬里具有厚度不均匀的梯度轮廓。在本揭露一些实施例，衬里在底部部分的厚度大于顶部部分的厚度。在本揭露一些实施例，衬里的厚度在1nm至5nm的范围内。在本揭露一些实施例，一种半导体装置包含通道区、栅极介电层、栅电极层、多个栅极侧壁间隔物、蚀刻停止层、衬里、层间介电层、源极及漏极。栅极介电层位于通道区上方。栅电极层位于栅极介电层上方。栅电极层及栅极介电层位于多个栅极侧壁间隔物之间。蚀刻停止层位于多个栅极侧壁间隔物周围。衬里位于蚀刻停止层周围。层间介电层位于蚀刻停止层周围，衬里位于蚀刻停止层与层间介电层之间。在沿源极至漏极的方向的一横截面中，多个栅极侧壁间隔物之间的距离沿一垂直方向变化。
前述内容概述若干实施例的特征，使得熟悉此项技术者可更佳地理解本揭露的态样。熟悉此项技术者应了解，其可易于使用本揭露作为用于设计或修改用于实施本文中引入的实施例的相同目的及/或达成相同优势的其他工艺及结构的基础。熟悉此项技术者亦应认识到，此类等效构造并不偏离本揭露的精神及范畴，且此类等效构造可在本文中进行各种改变、取代、及替代而不偏离本揭露的精神及范畴。

Claims (10)

1.一种半导体装置，其特征在于，包含：
一通道区；
一栅极介电层，位于该通道区上方；
一栅电极层，位于该栅极介电层上方；
多个栅极侧壁间隔物，该栅电极层及该栅极介电层位于该多个栅极侧壁间隔物之间；及
一源极及一漏极，其中
在沿该源极至该漏极的方向的一横截面中，该多个栅极侧壁间隔物之间的距离沿一垂直方向变化，使得该多个栅极侧壁间隔物其中相邻者之间的栅极空间为V形。
2.如权利要求1所述的半导体装置，其特征在于，还包含：
一硅基衬里，位于该多个栅极侧壁间隔物周围以及该源极及该漏极上方。
3.如权利要求2所述的半导体装置，其特征在于，其中该硅基衬里的厚度在1nm至5nm的范围内。
4.如权利要求1～3其中任一所述的半导体装置，其特征在于，还包含一鳍片半导体结构，该源极及该漏极位于该鳍片半导体结构上。
5.一种半导体装置，其特征在于，包含：
一通道区；
一栅极介电层，位于该通道区上方；
一栅电极层，位于该栅极介电层上方；
多个栅极侧壁间隔物，该栅电极层及该栅极介电层位于该多个栅极侧壁间隔物之间；及
一源极及一漏极，其中
在沿该源极至该漏极的方向的一横截面中，该多个栅极侧壁间隔物之间的距离沿一垂直方向变化，使得该多个栅极侧壁间隔物其中相邻者之间的栅极空间的顶部宽度大于底部宽度。
6.如权利要求5所述的半导体装置，其特征在于，还包含：
一衬里，位于该多个栅极侧壁间隔物周围。
7.如权利要求6所述的半导体装置，其特征在于，其中该衬里具有厚度不均匀的梯度轮廓。
8.如权利要求6所述的半导体装置，其特征在于，其中该衬里在底部部分的厚度大于顶部部分的厚度。
9.如权利要求6～8其中任一所述的半导体装置，其特征在于，其中该衬里的厚度在1nm至5nm的范围内。
10.一种半导体装置，其特征在于，包含：
一通道区；
一栅极介电层，位于该通道区上方；
一栅电极层，位于该栅极介电层上方；
多个栅极侧壁间隔物，该栅电极层及该栅极介电层位于该多个栅极侧壁间隔物之间；
一蚀刻停止层，位于该多个栅极侧壁间隔物周围；
一衬里，位于该蚀刻停止层周围；
一层间介电层，位于该蚀刻停止层周围，该衬里位于该蚀刻停止层与该层间介电层之间；及
一源极及一漏极，其中
在沿该源极至该漏极的方向的一横截面中，该多个栅极侧壁间隔物之间的距离沿一垂直方向变化。
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